Συστήματα Μνήμης – Οργάνωση κύριας μνήμης

1. Συστήματα Μνήμης – Οργάνωση κύριας μνήμης Κ. Διαμαντάρας Α. Βαφειάδης Τμήμα Πληροφορικής ΑΤΕΙ Θεσσαλονίικης 2011

2. Το βασικό στοιχείο μιας μνήμης ημιαγωγών (semiconductor) θεωρείται αυτό που ονομάζεται memory cell και στο οποίο μπορούμε να αποθηκεύσουμε το 0 ή το 1 Το βασικό στοιχείο μνήμης Κ. Διαμαντάρας - Α. Βαφειάδης

3. Τεχνολογίες μνήμης (DRAM) • DRAM (Dynamic Random Access Memory) • Οι πληροφορίες χάνονται με την διακοπή της τροφοδοσίας (volatiles) • Tα Bits αποθηκεύονται σαν ηλεκτρικά φορτία σε πυκνωτές • Αναλογική αποθήκευση: H στάθμη του φορτίου καθορίζει και την τιμή (0 ή 1) • Απαιτούν συνεχή ανανέωση των φορτίων • Κατασκευάζονται εύκολα • Μικρός όγκος του βασικού στοιχείου • Μικρό κόστος • Απαιτούν επιπλέον κυκλώματα ανανέωσης των φορτίων • Αργές (μεγάλος χρόνος προσπέλασης) • Χρησιμοποιούνται σαν κύριες μνήμες Κ. Διαμαντάρας - Α. Βαφειάδης

4. Στοιχείο DRAM Address line Ημιαγωγός Επιλογή Πυκνωτής Γείωση Κ. Διαμαντάρας - Α. Βαφειάδης

5. MICRO DRAM OPERATION • Διαδικασία Write • Η Address line (word line) ενεργοποιείται • Το Transistor κλείνει και επιτρέπει τη διέλευση • Τάση (Voltage)στη bit line • High για 1 και low για 0 • Αποστολή σήματος στην address line • Φόρτιση πυκνωτή(capacitor) • Διαδικασία Read • Η Address line ενεργοποιείται • Το Transistor κλείνει και επιτρέπει τη διέλευση • Το φορτίο του πυκνωτή ρέει μέσω της bit line σε έναν sense amplifier (ο πυκνωτής αποφορτίζετε) • Γίνεται σύγκριση με μια τιμή αναφοράς φορτίου για να εντοπιστεί το 0 ή 1 • Ο πυκνωτής επαναφορτίζεται Κ. Διαμαντάρας - Α. Βαφειάδης

6. DRAM OPERATION (Readone bit) • H διεύθυνση γραμμής εισέρχεται στη μνήμη μέσω του address bus • Το RAS σήμα ενεργοποιείταικαι η διεύθυνση της γραμμής τοποθετείσαι στο row address latch • O row address decoder επιλέγει την κατάλληλη γραμμή καιενημερώνει τον sense amplifier • Η μνήμη κλειδώνει (σήμα WE off) ΟΕσήμα on WE σήμα off RAS : Row Access Strobe ΟΕ : Output Enable WE: Write enable Κ. Διαμαντάρας - Α. Βαφειάδης

7. DRAM OPERATION (Readone bit) 5)H διεύθυνση στήλης εισέρχεται στη μνήμη μέσω του address bus 6) Το CAS σήμα ενεργοποιείταικαι η διεύθυνση της στήλης τοποθετείσαι στο column address latch 7) O column address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 8) Εφόσον το ΟΕ σήμα είναι ενεργοποιημένο ο sense amplifier διαβάζει το bit και το στέλνει στο σύστημα μέσω του data bus (ένα pin) 9) Όλα τα σήματα απενεργοποιούνται 10) Εφόσον έχει έρθει ο κατάλληλος χρόνος, η μνήμη σαρώνεται και γίνεται το φρεσκάρισμα (memory refresh) 8 ΟΕσήμα on WE σήμα off CAS : Column Access Strobe ΟΕ : Output Enable WE: Write Enable Μια τεχνική refresh είναι η μαζική ανάγνωση όλων των bits της μνήμης Κ. Διαμαντάρας - Α. Βαφειάδης

8. DRAM OPERATION (Writeone bit) • H διεύθυνση γραμμής εισέρχεται στη μνήμη μέσω του address bus • Το RAS σήμα ενεργοποιείταικαι η διεύθυνση της γραμμής τοποθετείσαι στο row address latch • O row address decoder επιλέγει την κατάλληλη γραμμή καιενημερώνει τον sense amplifier • Η μνήμη κλειδώνει (OE σήμα off) ΟΕσήμα off WE σήμα on RAS : Row Address Strobe ΟΕ : Output Enable WE: Write enable Κ. Διαμαντάρας - Α. Βαφειάδης

9. DRAM OPERATION (Writeone bit) 5)H διεύθυνση στήλης εισέρχεται στη μνήμη μέσω του address bus 6) Το CAS σήμα ενεργοποιείταικαι η διεύθυνση της στήλης τοποθετείσαι στο column address latch 7) O column address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 8) Εφόσον το WΕ σήμα είναι ενεργοποιημένο ο sense amplifier διαβάζει το bit από το data bus (ένα pin)και το στέλνει στο επιλεγμένο bit της μνήμης 9) Όλα τα σήματα απενεργοποιούνται 10) Εφόσον έχει έρθει ο κατάλληλος χρόνος, η μνήμη σαρώνεται και γίνεται το φρεσκάρισμα (memory refresh) 8 ΟΕσήμα off WE σήμα on CAS : Column Access Strobe ΟΕ : Output Enable WE: Write Enable Μια τεχνική refresh είναι η μαζική ανάγνωση όλων των bits της μνήμης Κ. Διαμαντάρας - Α. Βαφειάδης

10. Απλή οργάνωση Μνήμης DRAM Διεύθυνση ROW COL Επιλογή Στήλης CAS Επιλογή Γραμμής Μνήμη 2-Διάστατο πλέγμα Δεδομένα 1 bit 1024 ×1024 RAS Read/Write Μνήμη1 Mbit Κ. Διαμαντάρας - Α. Βαφειάδης

11. Αποκωδικοποίηση διεύθυνσης Κ. Διαμαντάρας - Α. Βαφειάδης

12. Οργάνωση μνήμης DRAM Μνήμη 4M των 4 bits Κ. Διαμαντάρας - Α. Βαφειάδης

13. Κ. Διαμαντάρας - Α. Βαφειάδης

14. Κ. Διαμαντάρας - Α. Βαφειάδης

15. Κ. Διαμαντάρας - Α. Βαφειάδης

16. Τεχνολογίες Μνήμης (SRAM) • SRAM (Static Random Access Memory) • Οι πληροφορίες χάνονται με την διακοπή της τροφοδοσίας (volatile) • Τα bits αποθηκεύονται σαν on/off διακόπτες • Ψηφιακή αποθήκευση με χρήση Flip-flop • Δεν απαιτούν συνεχή ανανέωση της πληροφορίας • Σύνθετη κατασκευή • Μεγάλος όγκος του βασικού στοιχείου • Μεγάλο κόστος • Γρήγορες (μικρός χρόνος προσπέλασης) • Χρησιμοποιούνται σαν κρυφές μνήμες (cache) Κ. Διαμαντάρας - Α. Βαφειάδης

17. SRAM bit σε λεπτομέρειες Address Transistor Data Transistor Cross point Κ. Διαμαντάρας - Α. Βαφειάδης

18. SRAM bit σε κατάσταση 1 Transistor off Transistoron Cross point off Cross point on Κ. Διαμαντάρας - Α. Βαφειάδης

19. SRAM bit σε κατάσταση 0 Transistor off Transistoron Cross point off Cross point on Κ. Διαμαντάρας - Α. Βαφειάδης

20. SRAM write or read Read Write τιμή Διεύθυνση τιμή Διεύθυνση Συμπλήρωμα τιμής Κ. Διαμαντάρας - Α. Βαφειάδης

21. Στοιχείο SRAM (1 bit) DATA DATA Επιλογή Σήματα WRITE READ Συνολικά 6 transistors 2 για την διεύθυνση (επιλογή) και 4 για το δεδομένο(1bit) Flip-flop Κ. Διαμαντάρας - Α. Βαφειάδης

22. Συνοπτική παράσταση SRAM Κ. Διαμαντάρας - Α. Βαφειάδης

23. Τυπική Οργάνωση SRAMτων8 θέσεωντων 4 bits 0 0 0 0 0 1 0 0 1 0 1 1 0 1 1 101 Διεύθυνση Read signal Κ. Διαμαντάρας - Α. Βαφειάδης Basel Soudan 1 0 1 1

24. Κ. Διαμαντάρας - Α. Βαφειάδης

25. Κ. Διαμαντάρας - Α. Βαφειάδης

26. Κ. Διαμαντάρας - Α. Βαφειάδης

27. Κ. Διαμαντάρας - Α. Βαφειάδης

28. SRAM PACKAGE Κ. Διαμαντάρας - Α. Βαφειάδης

29. Τύποι μνήμης RAM Κ. Διαμαντάρας - Α. Βαφειάδης

30. Τύποι DRAM • Fast Page Mode (FPM DRAM) • Extended Data Out (EDO DRAM) • Enhanced DRAM • SDRAM Synchronous DRAM • SDR-SDRAM • DDR-SDRAM • DDR2-SDRAM • RDRAM (RAMBUS DRAM) Κ. Διαμαντάρας - Α. Βαφειάδης

31. SDRAM VS RDRAM SDRAM 8 bytes (64) bit wide data-bus PC133SDRAM : 133MHz x 8 Bytes = 1064 MB/s = 1.1GB/s RDRAM 2 bytes (16) bit wide data-bus PC800RDRAM : 800MHz x 2 Bytes = 1600 MB/s = 1.6GB/s Κ. Διαμαντάρας - Α. Βαφειάδης

32. Memory Bandwidth

33. Οργάνωση Συγκροτήματος μνήμης • Βασική οργάνωση • Ευρεία οργάνωση • Οργάνωση παρεμβολής Κ. Διαμαντάρας - Α. Βαφειάδης

34. Οργάνωση συγκροτήματος Μνήμης Βασική (One-word-wide) Ευρεία (Wide) Παρεμβολής(Interleaved)

35. Μνήμη με οργάνωση παρεμβολής Κ. Διαμαντάρας - Α. Βαφειάδης

36. Θέματα απόδοσης (Βασική οργάνωση) Μήκος block in cache = N words CPU bus =1 Word Memory bus = 1 Word Οργάνωση μνήμης = βασική Κόστος αποτυχίας = = N x (κόστος αποστολής διεύθυνσης + + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από την μνήμη+ + κόστος αποστολής μια θέσης μνήμης) 1 word 1 word

37. Θέματα απόδοσης (Ευρεία οργάνωση) Μήκος block in cache = N words CPU bus = 1 Word Memory bus = MWord Οργάνωση μνήμης = Ευρεία Κόστος αποτυχίας = = (N/M) x (κόστος αποστολής διεύθυνσης + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από την μνήμη + κόστος αποστολής μιας θέσης μνήμης) M words

38. Θέματα απόδοσης (N-way interleaved) Μήκος block in cache = N words CPU bus =1 Word Memory bus = 1 Word Οργάνωση μνήμης = Interleaved μεNbanks Κόστος αποτυχίας = = κόστος αποστολής μιας διεύθυνσης + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από τη μνήμη + N x κόστος αποστολής μιας θέσης μνήμης Για να ανασύρουμε ένα block Ν θέσεων από τη μνήμη δεν χρειάζεται να στείλουμε τέσσερις διευθύνσεις αλλά μία γιατί όλα τα μέλη του block βρίσκονται στην ίδια διεύθυνση αλλά σε διαφορετικά block. Άρα οι αποστολές των διευθύνσεων και οι ανακλήσεις γίνονται ταυτόχρονα. Όμως οι αποστολές των δεδομένων γίνονται σε Ν χρόνους