山东广播电视大学

2014/9/13 山东广播电视大学《计算机电路基础》（一）第四章主讲人：夏少波（计算机与通信学院） Tel ： 6512165 Email ： xshaobo@sdtvu.com.cn

第四章门电路 第一节：数字集成电路的特点与分类第二节：晶体管—晶体管逻辑电路第三节：CMOS逻辑电路第四节：不同逻辑系列的配合问题本章教学要求本章的考试题型及往届考题分析

第一节：数字集成电路的特点与分类⑴ 1、半导体集成电路半导体集成电路是采用外延生长、光刻、氧化物生成、掩蔽扩散、离子注入等技术，将晶体管、电阻、电容等元件和它们之间的连线一起做在一块半导体基片上所构成的电路。它通常封装在一个外壳内，作为一个独立的器件。

第一节：数字集成电路的特点与分类⑵ 2、数字集成电路数字集成电路目前主要采用硅材料制作。按其内部有源器件的不同可分为两类：一类是双极型晶体管（TTL）集成电路；另一类为绝缘栅场效应管（MOS）集成电路。两者相比：前者工作数度快、驱动力强，但功耗大、集成度低；而后者集成度高、功耗小。目前，超大规模集成电路基本上都采用（MOS）集成电路。

小规模集成（SSI）—Small Scale Integration 10~100个元件数字集成电路按其内部元件集成度的不同可分为：中规模集成（MSI ）—Medium Scale Integration 100~1000个元件大规模集成（LSI ）—Large Scale Integration 1000~10万个元件超大规模集成（VLSI ）—Very Large Scale Integration 10万个以上第一节：数字集成电路的特点与分类⑶

第一节：数字集成电路的特点与分类⑷ 3、正逻辑、负逻辑在逻辑代数中，0和1是抽象的数字常量，它们是表示事物矛盾双方的一种符号。若具体到数字电路中，常用逻辑0表示低电平，逻辑1表示高电平，并将这种约定称为正逻辑；反之，就称为负逻辑。本课将一直采用正逻辑约定。且逻辑1和逻辑0所代表的高、低电平具体为多少伏，由相应器件系列本身决定。

第二节：晶体管—晶体管逻辑电路⑴ 4.2.1 分离元件门电路 1、二极管与门右图所示是由分离元件二极管和电阻构成的两个输入端的与门电路。假设输入的高、低电位为UIH=+3V和UIL=0V；二极管视为一个开关，并认为正向导通时管压降为零；反向截止时，近似开路。下面讨论在几种不同的输入情况下，电路的工作情况。

第二节：晶体管—晶体管逻辑电路⑵ ⑴当A和B均为0V时：二极管DA和DB均为正向偏置而导通，导致输出F为低电位UOL=0V； ⑵当A输入为0V，B输入为3V时：由于二极管DA两端的电位差较大而抢先导通，导致输出F被箝在低电位UOL=0V；DB因反向偏置而截止。二极管与门电路

第二节：晶体管—晶体管逻辑电路⑶ ⑶当A输入为3V，B输入为0V时：同理可知此时DA截止， DB导通。输出F被箝在低电位UOL=0V； ⑷当A和B均为3V时：由于二极管DA和DB均为正向偏置而导通，导致输出F为高电位UOH=3V；二极管与门电路

第二节：晶体管—晶体管逻辑电路⑷ 二极管与门电路输入、输出电位对照表二极管与门电路

第二节：晶体管—晶体管逻辑电路⑸ 二极管与门电路输入、输出电位对照表与门电路的真值表

第二节：晶体管—晶体管逻辑电路⑹ 2、三极管非门右图所示是由分离元件三极管和电阻构成的非门（反相器）电路。假设A端输入的高、低电位为UIH=+5V和UIL=0.2V；下面分析其工作原理。三极管非门电路

第二节：晶体管—晶体管逻辑电路⑺ ⑴当输入端A加5V电压时：据第二章所学不难发现，适当选择电阻Rb和Rc的值，可以保证三极管工作在饱和状态，使输出F的电位为低电位：UOL=0.2V。 ⑵当输入端A加0V电压时：三极管将工作在截止状态，使输出F为高电位：UOH=5V。三极管非门电路

第二节：晶体管—晶体管逻辑电路⑻ 三极管非门电路输入、输出电位对照表三极管非门电路

第二节：晶体管—晶体管逻辑电路⑼ 三极管非门电路输入、输出电位对照表非门电路的真值表

与门非门分离元件非门电路第二节：晶体管—晶体管逻辑电路⑽ 3、晶体管与非门右图所示是由分离元件构成的与非门电路。其前半部分为二极管与门，后半部分为三极管非门。

P 与非门电路第二节：晶体管—晶体管逻辑电路⑾ 4.2.2 TTL与非门右图所示是TTL与非门的原理图，图中二极管D3起电平偏移的作用：⑴当输入A和B中有一个为0.2V时，例如，A点电位uA=0.2V，则uP=0.9V。它小于D3和T管发射结同时导通所需的1.4V，从而保证D3和T管可靠的截止，使输出F为逻辑1（高电位）。

⑵当输入A和B都为高电位UCC时：D1和D2将截止，流过电阻R1的电流经过导通的D3管流入T管的基极，使T管饱和导通，输出F为逻辑0，即0.2V的低电位。实现了：⑵当输入A和B都为高电位UCC时：D1和D2将截止，流过电阻R1的电流经过导通的D3管流入T管的基极，使T管饱和导通，输出F为逻辑0，即0.2V的低电位。实现了： P 与非门电路第二节：晶体管—晶体管逻辑电路⑿

(b) (a) 第二节：晶体管—晶体管逻辑电路⒀ 改进：在TTL集成电路中，用一个多发射极的晶体管代替D1、D2和D3，(b)图中T1的两个发射极代替了(a)图中的D1、D2；T1的集电极代替了(a)图中的D3。T1管用来实现与功能，T2管用来实现非功能。

输入级 中间级输出级 TTL与非门第二节：晶体管—晶体管逻辑电路⒁ 为了提高TTL与非门的带负载能力，进一步改进得到右图所示电路，由输入级、中间级、和输出级三部分组成。其中，T1和R1构成的输入极完成了与功能；而第二、三部分共同实现了非功能。

S • Q P • • O TTL与非门第二节：晶体管—晶体管逻辑电路⒂ TTL与非门的工作原理 ⑴当A、B两输入端至少有一个加低电平时，假如A，即uA=0.2V，则S点的电位将被箝位在0.9伏上，即US=0.9V，T2、T4截止;电源电压UCC经R2、T3、D到输出端。输出高电平。 ⑵当A、B都加高电平时，T1管的集电极以及T2和T4管的发射极将导通，此时UP=1.4V，T2、T4饱和导通;而T3、D截止。输出低电平。

第二节：晶体管—晶体管逻辑电路⒃ 4.2.3 TTL门的主要参数数字集成门电路的主要电器参数应是涉及电路的工作速度、功耗、抗干扰能力和驱动能力等参数。 1、空载功耗：器件的功耗指的是该器件工作时，单位时间所消耗的能量。TTL门通常指的是其静态未带负载（空载）时的功耗。对于TTL门来说，输出低电位时的功耗PCL要大于其输出高电位时的功耗PCH，所以，通常将PCL定为空载功耗P。

uo(V) 3.6V UOH(min) 2.4V 2.4 UNL UNH UOL(max) 0.4V 0 ui(V) 0.4 0.8 2 UIH(min) UIL(max) 阈值电压1.4V 第二节：晶体管—晶体管逻辑电路⒄ 2、传输特性：它是指输入电压从低电位0V逐渐上升到高电位时，输出电压的变化情况。也叫转移特性。 ⑴输入高电位的下限UIH(min)：（又叫开启电压）它是指当电路输出端接额定负载时，使电路输出端为低电位上限UOL(max)所允许的输入高电位的最小值。

uo(V) 3.6V 2.4V UOH(min) 2.4 UNL UNH UOL(max) 0.4V 0 ui(V) 0.4 0.8 2 UIH(min) UIL(max) 阈值电压1.4V 第二节：晶体管—晶体管逻辑电路⒅ ⑵输入低电位的上限UIL(max)：（又叫关闭电压）它是指当电路输出端接额定负载时，使电路输出端为高电位下限UOH(min)所允许的输入低电位的最大值。 ⑶阈值电压UTH：通常将传输特性曲线中，输出电压随输入电压改变而急剧变化的部分叫做转折区。转折区中点对应的点压称为阈值电压UTH。TTL的阈值电压为1.4V。

前后 1 1 逻辑高电平的输出范围逻辑高电平的输入范围 UOH(min) UNH UIH(min) UTH UOL(max) UNL UOL(max) 逻辑低电平的输入范围逻辑低电平的输出范围第二节：晶体管—晶体管逻辑电路⒆ ⑷高电平噪声容限UNH：它是指当多个门电路相互连接组成系统时，当前一级的输出为高电平的最小值UOH(min)时，所允许叠加在其上的最大负向噪声信号。（不至于影响其作为第二级的输入高电平）即：高电平

前后 1 1 逻辑高电平的输出范围逻辑高电平的输入范围 UOH(min) UNH UIH(min) UTH UIL(max) UNL UOL(max) 逻辑低电平的输入范围逻辑低电平的输出范围第二节：晶体管—晶体管逻辑电路⒇ ⑸低电平噪声容限UNL：它是指当多个门电路相互连接组成系统时，当前一级的输出为低电平的最大值UOL(max)时，所允许叠加在其上的最大正向噪声信号。（不至于影响其作为第二级的输入低电平）即：低电平

UH UL (a)理想的输入输出波形 UH Um UL tpHL tpLH (b)实际的输入输出波形第二节：晶体管—晶体管逻辑电路(21) ⑹传输延时tpd：它是指与非门输出波形相对于输入波形的延时。输出电压下降到50%Um的时刻相对于输入电压上升到50%Um时刻的时间延迟叫做输出从高电平到低电平的传输延时tpHL;而输出电压上升到50%Um的时刻相对于输入电压下降到50%Um时刻的时间延迟叫做输出从低电平到高电平的传输延时tpLH; UI UO UI UO

UH UL 理想的输入输出波形 UH Um UL tpHL tpLH 实际的输入输出波形第二节：晶体管—晶体管逻辑电路(22) ⑹传输延时tpd：它是指高电平到低电平的传输延时tpHL，与低电平到高电平的传输延时tpLH的平均值。即： ⑺速度—功耗积：它是指门的传输延时tpd和空载功耗P的乘积。越小越好。

驱动门 负载门 & & • • & • NO • • • • & • 第二节：晶体管—晶体管逻辑电路(23) ⑻扇出系数NO：它是指一个门能够驱动同类门的个数。如右图所示。对于TTL器件而言，其扇出系数应根据一个输出端能提供的驱动能力和输入端对电流的需求进行考虑。

驱动门 负载门 & & IOH • • IIH & • NO IIH • • • • & • IIH 驱动门输出为高电平时第二节：晶体管—晶体管逻辑电路(24) 当驱动的与非门输出高电平时：此时电路如右图所示。由于IOH由驱动门向外流，有时我们又将输出高电平视为带拉电流负载。而对于后面的负载门，当输入为高电平时，将有一个较小的输入漏电流IIH流入。所以此时的扇出系数为：

驱动门 负载门 IOL & & • • IIL & • NO IIL • • • • & • IIL 驱动门输出为低电平时第二节：晶体管—晶体管逻辑电路(25) 当驱动的与非门输出低电平时：此时电路如右图所示。由于IOL流入驱动门，有时我们又将输出低电平视为带灌电流负载。而对于后面的负载门，当输入为低电平时，将有一个较小的输入短路电流IIL流出。所以此时的扇出系数为：

驱动门 负载门 & & • • & • NO • • • • & • 计算扇出系数示意图第二节：晶体管—晶体管逻辑电路(26) 综上所述：根据给定的条件计算出带拉电流负载时的NOH，和带灌电流负载时的NOL。应取NOH和NOL之间的最小者作为该门的扇出系数NO。对TTL门而言：一般带灌电流负载的能力要强于带拉电流负载。

• • (a) (b) 肖特基抗饱和三极管第二节：晶体管—晶体管逻辑电路(27) 4.2.4 肖特基TTL门电路 DK TTL门的传输延时主要受晶体管开关时间的影响。所谓开关时间是指管子由饱和转向截止所需的时间，关闭时间和管子的饱和深度有关，饱和越深，关闭时间越长。为了提高工作速度，可采用抗饱和电路。如右图所示：图中，二极管DK是肖特基势垒二极管，其开关速度比一般PN结二极管快一万倍！可使三极管处于浅饱和状态。

• • (a) (b) 肖特基抗饱和三极管第二节：晶体管—晶体管逻辑电路(28) 二极管DK的引入，不会使三极管的开启时间变坏，这是因为：当三极管由截止区转向放大区，直到进入饱和区之前，其集电结为反向偏置， DK截止，无电流流过，不会影响三极管的基极电流。 DK 目前，常用的肖特基TTL（STTL）电路有：①低功耗肖特基TTL电路（LSTTL）；和②改进的肖特基TTL电路（FTTL）。

(b) (a) 第二节：晶体管—晶体管逻辑电路(29) 4.2.5 可以线与的TTL门通常，两个TTL门的输出端是不可并联使用的。如右图所示：导通的晶体管会因电流过大而烧坏。此外，TTL输出端也不可短接到地或者电源上。

输入极 中间极输出极集电极开路门（OC门) TTL与非门第二节：晶体管—晶体管逻辑电路(30) 1、集电极开路门

A & F B A & F B （C）国际符号集电极开路门（OC门) 第二节：晶体管—晶体管逻辑电路(31) (b)常用的逻辑符号 (a) 注意：集电极开路门的符号就是在普通门右上角加一斜线即可。

UCC UCC RL R A & • F B C & A & D F (b) (a) B 第二节：晶体管—晶体管逻辑电路(32) 几个OC门的输出端可以直接连在一起完成“线与”功能。如上图（a）所示。 OC门还可以直接驱动其它器件如上图（b）所示为发光二极管显示电路。

A 1 F A F EN G G (b)国标符号 (a)美、日常用符号第二节：晶体管—晶体管逻辑电路(33) 2、TTL三态门普通TTL门的输出信号只能有两种状态：逻辑0和逻辑1，这两种状态都是低阻输出。而三态门除了0、1两种状态外，还有第三态高阻态。这时其输出端相当于悬空。下面为三态门的符号。

EN A 1 F A F G G (b)国标符号 (a)美、日常用符号第二节：晶体管—晶体管逻辑电路(34) 三态门的功能表三态门常用于数据总线结构：在一条总线上可以连接多个三态门。每一时刻只有一个三态门占用总线。

PMOS门电路 MOS集成门电路按照所用管子的不同可分为三种类型： NMOS门电路 CMOS门电路第三节：CMOS逻辑电路⑴ 4.3.1 CMOS反相器 CMOS集成门电路（Complementary Metal Oxide Semiconductor）:是由PMOS管和NMOS管构成的互补MOS集成电路。它具有静态功耗低、抗干扰能力强、工作稳定性好、开关速度较高等优点。这种电路制造工艺较难，但目前已得到广泛的应用。

UDD 右图所示为CMOS反相器电路图，它是由一个增强型NMOS管T1和一个增强型PMOS管T2构成的。电源电压UDD大于T1和T2管的开启电压的绝对值之和，即： iD s2 g2 T2 d2 uI uO • • • d1 CL T1 g1 s1 通常T1和T2管参数的绝对值是相等的。 CMOS反相器第三节：CMOS逻辑电路⑵ PMOS NMOS

CMOS反相器的传输特性曲线如右图所示： uO Ⅰ Ⅱ Ⅲ Ⅳ Ⅴ UDD Ⅰ区：输入电压uI≥0且uI<UGS(th)N。因T1管的uGS1=uI，T1管截止；T2管的|uGS2|= UDD-uI>| UGS(th)P|，T2管导通。电源电流iDD=0；输出电压uO=UOH =UDD 。这是因为：T1管截止，等效为极大的电阻； T2管导通，等效为极小的电阻。 UGS(th)N UGS(th)P 0 UDD uI UDD几乎全加在T1管上。第三节：CMOS逻辑电路⑶

Ⅱ区：输入电压uI≥UGS(th)N，且 uI <UDD/2。T1管和T2管皆导通。电源电流iDD随uI的增加而加大，输出电压uO随uI的增加缓慢的减小。 uO Ⅰ Ⅱ Ⅲ Ⅳ Ⅴ UDD UGS(th)N UGS(th)P Ⅲ区：输入电压uI在UDD/2附近。T1管和T2管皆导通。电源电流iDD达到最大，输出电压uO随uI的增加急剧减小。 0 UDD uI 第三节：CMOS逻辑电路⑷ CMOS反相器传输特性曲线 A B C D

uO Ⅰ Ⅱ Ⅲ Ⅳ Ⅴ UDD UGS(th)N UGS(th)P 0 UDD uI 第三节：CMOS逻辑电路⑸ CMOS反相器传输特性曲线 Ⅳ区：输入电压uI >UDD/2且uI≤ UDD-|UGS(th)P| 。T1管和T2管皆导通。电源电流iDD随uI的增加而减小，输出电压uO随uI的增加缓慢的减小。 B A C D E F

uO Ⅰ Ⅱ Ⅲ Ⅳ Ⅴ UDD UGS(th)N UGS(th)P 0 UDD uI 第三节：CMOS逻辑电路⑺ CMOS反相器传输特性曲线综上所述：CMOS反相器的逻辑1电位为UDD，而逻辑0电位为0V。 CMOS反相器的阈值电压UTH为UDD/2，噪声容限较大，可达电源电压UDD的30%以上。抗干扰能力较强。 B A C D E G F

UDD iD s2 g2 T2 d2 uI uO • • • d1 CL T1 g1 s1 CMOS反相器第三节：CMOS逻辑电路⑻ CMOS反相器的工作情况类似于TTL门的推拉输出级，当输出为高电位时， T2管导通，T1管截止；当输出为低电位时， T1管导通，T2管截止。在稳态时，T1和T2管不会同时导通。因此， CMOS反相器的静态功耗极低，仅为几十纳瓦。而当输出电位变化时， T1和T2管会同时导通。将产生动态功耗。

UDD iD s2 g2 T2 d2 uI uO • • • d1 CL T1 g1 s1 CMOS反相器第三节：CMOS逻辑电路⑼ 由于MOS管的栅极电流极小，故其扇出系数主要取决于负载电容的大小和工作速度的要求。若负载过重，由各门输入端的栅极电容和连线构成的负载电容过大，将导致工作速度达不到预定的要求。MOS门的扇出系数通常小于50，可见，负载电容的充放电是限制CMOS门的传输延时的主要因素。一般为几十纳秒。

A 将NMOS管和PMOS管并联可构成CMOS传输门，如右图所示：图中两个MOS管均为增强型，且参数的绝对值相等。A和A控制传输门的通断；当A接+UDD、A端为0时，传输门接通；反之，当A接+UDD、A端为0时，传输门断开。 T1 uI uO • • T2 A 第三节：CMOS逻辑电路⑽ 4.3.2 CMOS传输门 NMOS PMOS 由于MOS管在结构上是对称的，漏极和源极可以互换，使得CMOS传输门的输入端和输出端可以互换，构成一个双向开关。

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