ヘテロジニアスマルチコアプロセッサ環境を対象としたキャッシュシステム自動生成ツールの開発

ヘテロジニアスマルチコアプロセッサ環境を対象としたキャッシュシステム自動生成ツールの開発ヘテロジニアスマルチコアプロセッサ環境を対象としたキャッシュシステム自動生成ツールの開発計算機アーキテクチャ研究室 409812 　岡本　昂樹

研究背景 ヘテロジニアスマルチコアとは？設計・検証の時間膨大最適! 不足! 最適! 過剰! アプリケーションヘテロジニアスマルチコアホモジニアスマルチコア 2 ・１つのチップに異なる種類のコア・要求にあわせコアを動作, 高性能・省電力の両立

FabHetero Core0 FabScalar Core1 Core2 L1-I L1-D L1-I L1-D L1 Inst Cache L1 Data Cache FabCache L2 L2-I L2-D SnoopBus FabBus DataBus Shared Memory 本研究の提案部分 3

FabCache core0 Core3 core1 Core2 命令フェッチ幅の変更アクセスレイテンシ増減 L1-I Cache L1-D cache L1-I Cache L1-D cache L1-I Cache L1-D cache L2 L2-I Cache L2-D cache 一貫性 L3 cache(Shared Memory) 4

FabCache core0 Core3 core1 Core2 命令フェッチ幅の変更アクセスレイテンシ増減従来にはないキャッシュジェネレーターの提案 L1-I Cache L1-D cache L1-I Cache L1-D cache L1-I Cache L1-D cache L2 L2-I Cache L2-D cache 一貫性 L3 cache(Shared Memory) 4

FabCache Core FabCacheParam `define SIZE_ICACHE 1024 `define SIZE_DCACHE 1024 `define L2LATENCY 1 ・・・ L1-I Cache L1-D cache L2 Cache L3 cache(Shared Memory) 5

スーパースカラ命令フェッチ概念図 Core 要求命令Cache 命令1 命令2 `FETCH_WIDTH 2 3 8 命令3 ・・命令8 6

スーパースカラ命令フェッチ概念図 Core 要求命令Cache インターリーブドメモリで実現命令1 命令2 `FETCH_WIDTH 8 FabScalarのクロックサイクル8.81ns 今回実装のキャッシュの遅延5.23ns 命令3 ・・命令8 6

インターリーブドメモリ 命令の1サイクルフェッチを想定 Line0 Line2 Line4 Line6 c d e f 1Cycle Even Bank Line1 Line3 Line5 Line7 Req: c d e f Odd Bank 7

インターリーブドメモリ 命令の1サイクルフェッチを想定 Line0 Line2 Line4 Line6 1サイクルフェッチが可能 c d e f 1Cycle Even Bank Line1 Line3 Line5 Line7 Req: c d e f Odd Bank 7

評価結果1/2 8

評価結果2/2 ・手動で設計したL1命令キャッシュとの面積・遅延を比較 ⇒それぞれL1命令キャッシュのみ論理合成 ⇒SRAMの容量は4KBに設定同程度のハードウェア規模を実現 9

　まとめ　 ⇒評価結果１から正しく動作していることが実証できた ⇒評価結果２から妥当な規模のハードウェアが生成されている事が実証できた　　　　今後　　 L1データキャッシュ L2 キャッシュ　　　　　　　　　実装 10 ・柔軟なキャッシュシステム自動生成ツール FabCacheの実装が出来た

ヘテロジニアスマルチコアプロセッサ 環境を対象としたキャッシュシステム 自動生成ツールの開発