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第 9 章 TMS320C54x 硬件设计及接口技术

第 9 章 TMS320C54x 硬件设计及接口技术. DSP 硬件设计是 DSP 应用系统设计的基础。 一个 DSP 最小系统 是由内部硬件资源如 CPU 、片内外设、存储器（ ROM 、 RAM 或 FLASH ）和 最基本的外围辅助电路 （ 电源、时钟晶振、复位电路和仿真接口 JTAG ）组成。 一般的实际应用系统 是由最小系统和输入输出接口、通信接口、人机交互接口、外部程序存储器或数据存储器等外围扩展电路组成。. 第 9 章 TMS320C54x 硬件设计及接口技术. 目录 9.1 基于 C54x 的 DSP 最小系统设计 9.2 C54x 外部总线结构

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第 9 章 TMS320C54x 硬件设计及接口技术

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  1. 第9章 TMS320C54x硬件设计及接口技术 DSP硬件设计是DSP应用系统设计的基础。 一个DSP最小系统是由内部硬件资源如CPU、片内外设、存储器（ROM、RAM或FLASH）和最基本的外围辅助电路（电源、时钟晶振、复位电路和仿真接口JTAG）组成。 一般的实际应用系统是由最小系统和输入输出接口、通信接口、人机交互接口、外部程序存储器或数据存储器等外围扩展电路组成。

  2. 第9章 TMS320C54x硬件设计及接口技术 目录 9.1 基于C54x的DSP最小系统设计 9.2 C54x外部总线结构 9.3 存储器扩展 9.4 A/D、D/A与DSP的接口技术 9.5 Bootloader功能的实现 9.6 C54x系统设计实例 9.7 DSP系统的调试与抗干扰措施

  3. 第9章 TMS320C54x硬件设计及接口技术 9.1 基于C54x的DSP最小系统设计 DSP最小系统就是指没有输入扩展、输出扩展、除了片内通信通道也没有通信扩展的基本独立的、功能极其有限的DSP系统。仅在DSP芯片基础上增加了电源、时钟晶振、复位电路和仿真接口JTAG。 最小系统是DSP系统硬件设计的基础。 DSP最小系统的设计与DSP芯片结合的最紧密。 最小系统正常工作是整个DSP硬件系统正常工作的基础。

  4. 第9章 TMS320C54x硬件设计及接口技术 9.1.1 DSP电源电路设计 1.单3.3V电源输出的电源管理芯片TPS7133,7233,7333 TPS75733应用电路

  5. 第9章 TMS320C54x硬件设计及接口技术 9.1.1 DSP电源电路设计 1.单3.3V电源输出的电源管理芯片TPS75733 • TPS75733有两种封装形式（5针的TO–220封装 和TO–263表面贴封装），如图9.2所示

  6. 第9章 TMS320C54x硬件设计及接口技术 1.单3.3V电源输出的电源管理芯片 其引脚功能如表9.1所示。

  7. 第9章 TMS320C54x硬件设计及接口技术 2.单1.8V电源输出的电源管理芯片 TPS75718、TPS76818的典型电路如图9.3所示：

  8. 第9章 TMS320C54x硬件设计及接口技术 可调输出TPS76801的典型应用电路如图9.4所示: Vref=1.1834 V

  9. 第9章 TMS320C54x硬件设计及接口技术 TPS76801/TPS76818有两种封装形式（8-Pin SOIC 封装和20-Pin TSSOP封装），如图9.5所示

  10. 第9章 TMS320C54x硬件设计及接口技术 TPS76801的输出电压Vout由图9.4中的反馈电阻R1和R2的比值决定。其关系可用如下公式描述： • 其中，Vref为标准参考电压1.1834 V，由芯片内部产生。按图9.4中的配置，Vout输出应为1.7988V，满足内核电压的要求。

  11. 3.内核电压和I/O电压的上电顺序控制(同时或先内核)3.内核电压和I/O电压的上电顺序控制(同时或先内核) TMS320F2812的供电电路如图所示(先I/O,后内核)：

  12. 第9章 TMS320C54x硬件设计及接口技术 4.双电源供电电路 其中TPS73HD318的封装形式28Pin TSSOP封装），如图所示。

  13. 第9章 TMS320C54x硬件设计及接口技术 各管脚的功能如表所示

  14. 第9章 TMS320C54x硬件设计及接口技术 采用TPS73HD318为DSP C5402供电的典型电路如图所示 复位脉冲脉宽200ms

  15. 第9章 TMS320C54x硬件设计及接口技术 9.1.2 DSP复位电路设计 在RESET引脚提供至少5个CLKOUT时钟宽度负脉冲（复位脉冲：一般100~200ms），C54x处于以下初始工作状态： ST0的值为1800h： • ST1的值为2900h :

  16. 第9章 TMS320C54x硬件设计及接口技术 PMST的值为： • 扩展程序计数器XPC=0000H • 程序计数器PC=FF80H • 中断标志寄存器IFR=0000H • 将地址总线置为FF80H • 控制线均处于无效状态 • 使数据总线处于高阻状态 • 可同时参考2.5节复位内容

  17. 第9章 TMS320C54x硬件设计及接口技术 对DSP进行复位的方法有以下几种： 1.软件复位法：程序内执行“RESET”汇编语句实现。 2.硬件复位法:上电复位、手动复位、自动复位。 1)RC上电复位电路:利用RC电路的延迟特性来产生复位所需要的低电平时间，其电路结构如图所示： 5v 1.5V 5V 要求： 100~200ms 100kΩ t=167ms 施密特触发器保证复位脉冲低电平持续期的稳定。 4.7uf Vc

  18. 第9章 TMS320C54x硬件设计及接口技术 RC手动复位电路可以在系统运行异常的任何时候，用手动方式按键产生复位信号，其电路结构如图所示： 100kΩ 50Ω 4.7uf 复位电压0.238v<0.4v低电压门限

  19. 第9章 TMS320C54x硬件设计及接口技术 2)专用集成电路提供的复位:定时自动复位和手动复位 最常用的“看门狗”芯片是Maxim公司的MAX705/6芯片。MAX706的封装形式（8Pin DIP/SO封装）如图9.11所示： SO(small out-line) 小尺寸表面贴装 DIP: dual-in-line package, SOIC: Small Outline Integrated Circuit Package

  20. 第9章 TMS320C54x硬件设计及接口技术 用MAX706构建的C54x的复位电路如图9.12所示：

  21. 第9章 TMS320C54x硬件设计及接口技术 9.1.3 DSP时钟电路设计 1.基础时钟的产生 （a）外接无源晶振的时钟电路 （b）外接有源晶振的时钟电路 时钟信号走线长度尽可能短，线宽尽可能大，与其它印制线间距尽可能大，紧靠器件布局布线，必要时可以走内层，以及用地线包围； 有源晶振不需要DSP的内部振荡器，信号质量稳定 需要用DSP片内的振荡器，信号质量较差 建议采用精度较高的石英晶体，尽可能不要采用精度低的陶瓷晶体 10MHZ 22pf 22pf

  22. 第9章 TMS320C54x硬件设计及接口技术 2.锁相环PLL PLL倍频系统的选择通过软件控制时钟方式寄存器CLKMD来实现，提供基础时钟的倍频或分频信号。CLKMD是地址为0058H的存储器映像寄存器(MMR)，位结构如表所示： PLLCOUNT确定倍频系数切换时的稳定时间。从PLLCOUNT开始每过16×CLKIN个周期减1，直到为零，才从新的倍频系数下开始输出主时钟。 PLLSTATUS为0表示分频状态。

  23. 第9章 TMS320C54x硬件设计及接口技术 PLLON/OFF：PLL通断，它和PLLNDIV共同决定是否使用PLL，其状态决定如下表所示。

  24. 第9章 TMS320C54x硬件设计及接口技术 PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子，倍频因子的确定如下表所示。

  25. 第9章 TMS320C54x硬件设计及接口技术 3. PLL的硬件配置 ： 上电复位初期的主时钟由时钟模式引脚(CLKMD1,CLKMD2和CLKMD3)确定，与初始时钟的倍频因子的关系如表所示 PLL停止工作，内部振荡器工作 (适用于C5402)

  26. 第9章 TMS320C54x硬件设计及接口技术 4. PLL的配置切换 PLL工作在倍频模式时，具有锁定功能，只在分频DIV方式时才能修改PLLCOUNT, PLLDIV, PLLMUL, PLLON/OFF。 实现倍频切换的步骤如下： 步骤1：复位PLLNDIV，选择DIV方式 步骤2：检测PLL的状态，直到PLLSTATUS位为０ 步骤3：根据所要切换的倍频，确定乘系数PLLMUL 步骤4：由所需要的稳定时间设置PLLCOUNT的当前值 步骤5：设定CLKMD寄存器 步骤6：检测PLL的状态，直到PLLSTATUS位为１

  27. 第9章 TMS320C54x硬件设计及接口技术 例9-1 从某一倍频方式切换到PLL×1方式的程序如下： STM #00H，CLKMD；切换到DIV方式 Status：LDM CLKMD，A AND #01H，A　 　；测试PLLSTATUS位，若A≠0， ； 表 明还没有切换到DIV方式，则继续等待， BC Status，ANEQ ；若A=0，则已切换到DIV方式 STM #03EFH，CLKMD　；切换到PLL×1方式 整数倍频之间的切换过程如图9.14所示。

  28. 第9章 TMS320C54x硬件设计及接口技术 从图9.14可以看出从任意一倍频模式切换到分频模式，不需要中间过渡。但是，从1/2分频模式和1/4分频模式之间也不可以直接切换，需要中间过渡到任意整数倍频（如图9.15所示），然后再从该倍频模式切换到1/4分频。

  29. 第9章 TMS320C54x硬件设计及接口技术 9.1.4 JTAG接口电路设计 JTAG(Joint Test Action Group --联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部的测试。JTAG原理是在器件内部定义一个TAP（Test Access Port--测试访问口），通过专用的JTAG测试工具进行内部节点的测试。 C54x的硬件系统调试要通过仿真器进行，仿真器与调试计算机之间用并行口线缆或者USB线缆进行连接，仿真器和DSP硬件板之间要通过JTAG连接线进行连接，如图所示

  30. 第9章 TMS320C54x硬件设计及接口技术 JTAG连接口是一个14针的连接器，如图9.17所示： 其信号排列如图9.18所示： 15.24cm

  31. 第9章 TMS320C54x硬件设计及接口技术 表9.5 JTAG连接器各引脚信号的含义：

  32. 第9章 TMS320C54x硬件设计及接口技术

  33. 第9章 TMS320C54x硬件设计及接口技术 TI公司DSP的仿真器JTAG的DSP接口电路如图9.19所示：

  34. 第9章 TMS320C54x硬件设计及接口技术 图9.20　 远距离连接的JTAG接口电路 为了增加连接距离可以采用如图9.20所示的JTAG电路。 30.48cm

  35. 9.2.1 C54x的外部总线接口(表9.6 外部总线接口组成) 9.2 C54x外部总线结构

  36. 第9章 TMS320C54x硬件设计及接口技术 • 其中，MSTRB存储器选通信号，在访问外部程序或数据存储器时有效，当访问程序存储器时，除了MSTRB有效以外，PS还将有效；在访问外部数据存储器时，除了MSTRB有效以外，DS还将有效。如图9.21所示。

  37. 第9章 TMS320C54x硬件设计及接口技术 9.2.2 C54x的外部总线访问 1）C54x外部总线的访问时序 （a）读-读-写的时序 （b）写-写-读的时序 没有等待延时的外部存储器访问时序 MSTRB goes high at the end of every write cycle to disable the memory while the address and/or R/W signal changes.

  38. 第9章 TMS320C54x硬件设计及接口技术 2) 外部I/O的访问时序 外部I/O的操作时序如图9.23所示。在没有插入等待周期的情况下，对外部I/O设备读/写操作时，分别需要占用2个周期。低电平发生在时钟的上升沿到下一个上升沿之间。

  39. 3)外部I/O和存储器混合访问时序 4) C54x外部总线访问的优先级: 先数据存储器，后程序存储器 有各种组合情况，如：存储器访问后紧跟I/O访问，I/O访问后紧跟存储器访问。这里仅列出存储器读后I/O读（如图9.24所示）和I/O读后存储器读（如图9.25所示） 图9.24 存储器读-I/O读 图9.25 I/O读-存储器读 没有等待延时的外部I/O和存储器混合访问时序

  40. 第9章 TMS320C54x硬件设计及接口技术 2. C54x外部访问的等待状态产生 1) 软件等待状态发生器SWWSR(Software Wait-State Register), 内部逻辑结构图如图所示。

  41. 第9章 TMS320C54x硬件设计及接口技术 2) 软件等待状态发生器寄存器 软件可编程的等待状态发生器是受一个16位的软件等待状态发生器寄存器SWWSR控制的。存储器影像寄存器(MMR)地址为0028h。SWWSR的位结构如图9.27所示。 图9.27SWWSR的位结构

  42. 第9章 TMS320C54x硬件设计及接口技术 2) 软件等待状态发生器寄存器 64K的程序存储器空间和数据存储器空间都分成两块（每块32K：8000-FFFF，0000-7FFF）。 I/O空间构成一块64K的空间。 每块空间在SWWSR中对应着3位域值时钟等待状态 可扩展成8M的程序存储器空间 XPA=1， 400000-7FFFFF，000000-3FFFFF

  43. 第9章 TMS320C54x硬件设计及接口技术 软件等待状态控制寄存器SWCR(Software Wait-State Control Register) 软件可编程的等待状态的控制还受一个16位的软件等待状态控制寄存器SWCR控制。存储器影像寄存器(MMR)地址为002Bh。SWCR的位结构如图所示。 SWSM(software wait-state multiplier)为1时，SWWSR中得等待状态数将被乘以2，这样等待的最大状态数将成为14个CLKOUT。 图9.28SWCR的位结构

  44. 第9章 TMS320C54x硬件设计及接口技术 3）插入等待状态后存储器访问时序 插入一个等待状态的存储器访问时序如图9.29所示。原来1个时钟周期的读操作都将变成2个时钟周期，原来2个时钟周期的写操作将变成3个时钟周期。 图9.29　插入一个等待状态的存储器访问时序

  45. 第9章 TMS320C54x硬件设计及接口技术 4）可编程的分区转换逻辑 ：与等待状态有关 可编程分区转换逻辑由分区转换控制寄存器BSCR（MMR地址0029h）来控制，位结构如图9.30所示。 BNKCMP决定外部存储器的分块大小。

  46. PS~DS：程序空间/数据空间读寻址位，决定在连续进行程序读/数据读或数据读/程序读寻址之间是否插一个额外的周期；PS~DS：程序空间/数据空间读寻址位，决定在连续进行程序读/数据读或数据读/程序读寻址之间是否插一个额外的周期； PS~DS=1时，插一个额外周期； PS~DS=0时，不插入。 IPIRQ (Interprocessor interrupt request bit)：与等待状态没有关系。 HBH (HPI bus holder bit)：与等待状态没有关系。

  47. BH (Bus holder)：总线保持控制位, 复位值为0, 用来控制总线保持器： BH=0时，关断总线保持器； BH=1时，接通总线保持器，总线保持在 原来电平。 EXIO (External bus interface off)：关断外总线接口控制位，复位值为0 ，用来控制外部总线： EXIO=0时，外部总线接口处于接通状态； EXIO=1时，关断总线接口。在完成当前总线周期后，地址总线、数据总线和控制总线信号均变为无效：

  48. 第9章 TMS320C54x硬件设计及接口技术 EXIO=1时，完成当前总线访问周期后，地址总线，数据总线和有关控制总线成为无效状态，如表9.11所示。 PMST中的DROM、MP/MC和OVLY位，以及ST1中的HM位都不能被修改。

  49. 第9章 TMS320C54x硬件设计及接口技术 图9.31不同分区间的存储器读切换 图9.32程序存储器和数据存储器间访问 分区转换逻辑控制自动插入一个等待时钟周期。

  50. 第9章 TMS320C54x硬件设计及接口技术 9.2.3 外部总线接口的电平转换技术 1.常用信号电平转换标准 VOH:输出高电平的下限值； VOL:输出低电平的上限值； VIH:输入高电平的下限值； VIL:输入低电平的上限值； VT:阈值电压，高低电平间临界电压。 5VTTL和3.3VTTL: 转换标准相同 3.3VTTL和5VCMOS : 存在电平匹配的问题 3.3VTTL能否承受高于电源电压输入的能力？ 图9.33　常用信号电平转换标准

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