Inyección de fallas transitorias inducidas por radiación en estructuras analógicas CMOS.

1. Fabricio N. Altamiranda Facundo J. Ferrer Inyección de fallas transitorias inducidas por radiación en estructuras analógicas CMOS.

2. Contexto • Título del Proyecto: • "Errores en sistemas de procesamiento de datos debido a eventos transitorios en interfaces analógicas: aportes a la mitigación de los mismos.“ • Acreditado y financiado por la Secretaría de Ciencia y Tecnología de la UTN y por el Ministerio de Ciencia y Tecnología de la Provincia de Córdoba. • Participan en el proyecto dos grupos de investigación • Grupo de desarrollo electrónico e instrumental-Facultad de Matemática, Astronomía y Física de la Universidad Nacional de Córdoba • Grupo de estudios en calidad en mecatrónica (GECAM). Facultad Regional Villa María-Universidad Nacional de Córdoba.

3. Índice • Inyección • Manual. • Automática. • Análisis y conclusiones • Resultados empíricos. • Conclusión • Trabajos futuros. • Conocimientos adquiridos. • SEE • Que es?. • Como se produce?. • Efecto en semiconductores. • Clasificación. • ASET • Porque el análisis?. • Modelo. • Diseño • Plataforma. • Arquitectura y Tecnología. • Componentes.

4. SEE: Que es? “Un Evento de Efecto Único (SEE) es cualquier cambio medible u observable, en el estado o rendimiento, de un dispositivo, componente, subsistema o sistema (analógico o digital) micro-electrónico, resultado del impacto de una única partícula de alta energía.”

5. SEE: Como se produce?

6. SEE: Efecto en Semiconductores • Etapas del Evento • Interacción • Pares electrón-hueco. • LET (transferencia de energía lineal). • Recolección • Nanosegundos de duración. • Grandes transitorio corriente/voltaje. • Difusión • Cientos de nanosegundos de duración. • Bajos transitorios corriente/voltaje.

7. SEE: Clasificación • Ionización Directa • Iones Pesados (número atómico mayor a 2). • Ionización Indirecta • Partículas Ligeras (protones, electrones, neutrones). • Desencadenamiento de reacciones nucleares. • Perturbación de Evento Único (SEU) • Transitorios, no destructivos (SET). • MSB (Multiple Bits), SEFI (FunctionalityInterrupt), ASET (SET en estructuras analógicas). • Enclavamiento de Evento Único (SEL) • Errores físicos, potencialmente destructivos. • Destrucción de Evento Único (SEB) • Errores permanentes, destrucción de componentes. • SEGR (GateRupture)

8. ASET: Porque el análisis? • Con el constante avance en los procesos litográficos, las tecnologías de fabricación de circuitos integrados se vuelven mas vulnerables a estos efectos. • El estudio de los SETs en dispositivos digitales se encuentra ampliamente cubierto en comparación con los analógicos. • En periodos de alta actividad solar, las llamaradas solares afectan en gran medida a los tendidos eléctricos y comunicaciones satelitales.

9. ASET: Modelo • Modelo Exponencial • Proceso de recolección de cargas. • Mayor procesamiento computacional. • Modelo Trapezoidal • Proceso de difusión de cargas. • Fin de perturbación bien definido.

10. DISEÑO: Plataformas • GNU Linux. • Herramientas de código abierto. • Licencia gratuita. • Lenguajes de programación utilizados: • PERL • BASH scripting • Microsoft Windows. • Herramientas propietarias. • Licencias pagas (UCC). • Lenguajes de programación utilizados: • Python • BATCH scripting http://www.gpleda.org http://www.cadence.com

11. DISEÑO: Arquitectura • Tecnología de diseño: IBM Semiconductor 0.18 Micron 7RF CMOS Process • Requisitos del conversor: • 6 bits de resolución de salida. • Frecuencia de funcionamiento de 100KHz. • Tensiones de alimentación 3.3voltios. • Rango de conversión de 0 a 1 voltio.

12. DISEÑO: Comparador • Características: • Ganancia > 24.500.  • Corrientes de Bias: 105uA. • Corriente en rama de salida: 1.05mA. • Tensión de Bias: 1V. • VINpos cumple: 1V < VINpos < Vref • Tiempo de respuesta escalón tLH < 7.5 uS. • Tiempo de respuesta escalón tHL < 3.5uS. • Máximo Offset de cruce entre: -0.1mV y 0.2mV

13. DISEÑO: Compuertas • Compuertas: • Lógica NAND de 2, 3, 4, y 8 entradas y lógica INVERSORA. • Cruce simétrico de compuertas (1.4v - 1.7v) • Tiempo de respuesta escalón tHL < 100pS. • Tiempo de respuesta escalón tLH < 90pS.

14. DISEÑO: Decodificador • Decodificador • Compuertas NEGADORAS y NANDs de 2, 4 y 8 entradas. • Excursión de la señal de entrada 0 a 2 voltios. • Tiempo de retardo tLH < 790 pS. • Tiempo de retardo tHL < 260 pS. • 2 entradas de conexión de alimentación. • 63 entradas de código termómetro. • 6 salidas de código binario. • Error digital 1/2LSB =5mV.

15. DISEÑO: Flash • Conversion 6 bits. • Retardo de transición < 7uS. • Tensión de alimentación de 3.3 voltios. • Tensión de Bias de 1 voltio. • Configuración presentada: • Tensión de referencia de 630mV. • Tensión de entrada 460mV.

16. INYECCIÓN 7 441 Puntos de inyección: para 64 niveles de tensión: 28.224 por 2 tipos de fallas: 56.448

17. INYECCIÓN: Manual

18. INYECCIÓN: Manual • Falla: TRAPEZOIDAL • VREF: 1.315 voltios • Nodos de conexión: • INNEG se conecta la señal de entrada • INPOS se conecta la tensión de referencia • Nodos de inyección: • NDneg_N • NDpos_N • NDbias • NDout_N • Nodo graficado: • NDOUT=Salida del comparador (OUT).

19. INYECCIÓN: Manual • Falla: TRAPEZOIDAL • VREF: 1.315 voltios • Nodos de conexión: • INNEG se conecta la señal de entrada • INPOS se conecta la tensión de referencia • Nodos de inyección: • Ndneg_P • Ndpos_P • Ndout_P • Nodo graficado: • NDOUT=Salida del comparador (OUT).

20. INYECCIÓN: Manual • Transistor de inyección: • NDout_P (inyección en drenador de transistor P) • Al inicio: • Vin = VREF+8mV = 1.323V => CERO • Vin = VREF+5mV = 1.320V => CERO • Vin = VREF-5mV = 1.310V => UNO • Vin = VREF-8mV = 1.307V => UNO • Luego de la inyección: • Cambio de estado lógico: • Vin = VREF+8mV = 1.323V => UNO • Vin = VREF+5mV = 1.320V => UNO • Variaciones de tensión • Vin = VREF-5mV = 1.310V => UNO + mV. • Vin = VREF-8mV = 1.307V => UNO + mV.

21. INYECCIÓN: Manual CONSIDERACIONES • Máxima variación ocurrida a la salida durante la simulación. • Duración desde el inicio del evento hasta el restablecimiento de la tensión de salida. COMPARACIONES • Distinta duración de los eventos. • Variaciones de tensiones similares. • Similitud en agrupación de eventos.

22. INYECCIÓN: Automática

23. INYECCIÓN: Automática • La campaña de inyección automática se dividió en 4 etapas:

24. INYECCIÓN: Automática • Codificación • Elección del lenguaje • Desarrollo de los algoritmos • Implementación

25. INYECCIÓN: Automática • Inyección • Determinación de los nodos y definición del criterio • Generación de archivos y almacenamiento en la base de datos

26. INYECCIÓN: Automática • Simulación • Configuración del ambiente virtualizado • Simulación y almacenamiento en la base de datos

27. INYECCIÓN: Automática • Pre-análisis • Determinación de nodos con salidas erróneas. • Determinación de la duración del evento. • Determinación de las variaciones de amplitud. • Generación e importación automática de tablas.

28. ANÁLISIS: Resultados • Falla tipo trapezoidal: • Genera mayor cantidad de errores. • Afecta en mayor medida a transistores PMOS. • Genera mayor perturbación en el equilibrio de las corrientes de los nodos afectados. • Falla tipo exponencial: • Afecta en mayor medida a los transistores tipo NMOS.

29. ANÁLISIS: Resultados • La cantidad de errores aumenta con: • Aumento de la tensión de entrada. • Trapezoidal: Acelerado y lineal. • Exponencial: Lento y escalonado. • Y disminuye con: • Aumento en el comparador inyectado (aumento la tensión de referencia conectado a él). • Comparador 32 no posee lógica conectada a su salida.

30. ANÁLISIS: Resultados • El nodo NDOUT_P (transistor M12) es el nodo más sensible del circuito • El nodo NDNEG_P (transistor M3) es el menos sensible del circuito • Bit MSB: • El total de las fallas exponenciales repercutieron en él. • No posee lógica combinacional adherida. • Bit LSB: • El bit con mayor cantidad de fallas. • La lógica combinacional provee un efecto de filtrado .

31. ANÁLISIS: Resultados • Consideraciones para el análisis: • un CERO lógico, es todo valor de ‘x’ perteneciente al rango: - 0.001V <x< 1.001V.* • un UNO lógico, es todo valor de ‘x’ perteneciente al rango: 2.299V <x< 3.301V.* • un error está considerado como una variación de tensión mantenida por un tiempo mayor a 1ps (para valores menores, el simulador demostró tener problemas para converger).

32. ANÁLISIS: Conclusiones • CONCLUSIONES • Se determinó la sensibilidad del circuito a los diferentes tipos de fallas • Se estableció una clara dependencia entre el aumento de la sensibilidad del circuito con el aumento de la señal de entrada. • Se identificó al nodo más sensible de cada comparador (NDOUT_P ). • La falla exponencial solo afecta al comparador 32. • Los errores disminuyen siguiendo una relación lineal a medida que la señal de referencia en los comparadores va aumentando. • La lógica combinacional ofrece un efecto de filtrado (no al C32). • Los transistores del tipo P representan 2.023 errores contra 274 ocurridos por inyecciones en transistores N

33. ANÁLISIS: Trabajos futuros • TRABAJOS FUTUROS • Se podría analizar el efecto producido al adicionar dos inversores en serie a la salida del comparador 32. Esta modificación no alteraría la función lógica, pero si agregaría un efecto de filtrado similar al de las demás compuertas. • Se podrían realizar pruebas de re-dimensionamiento del transistor P conectado al nodo NDOUT para volverlo menos sensibles a las perturbaciones.

34. ANÁLISIS: Conocimientos adquiridos • Diseño analógico/digital. • Efecto de la radiación en semiconductores. • Entornos de desarrollo microelectrónicobajo diferentes sistemas operativos. • gEDA (Linux) • OrCAD (Windows) • Entorno de desarrollo de aplicaciones. • Python • Qt4 • Microsoft Office (procesador de textos, de hojas de calculo y de presentaciones) • Tortoise SVN (Google Code)

35. Gracias