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第 5 章 时 序 逻 辑 电 路

第 5 章 时 序 逻 辑 电 路. 5.1 时序逻辑电路的基本概念 5.1 时序逻辑电路的分析方法和设计方法 5.2 计数器 5.4 寄存器 5.5 知识拓展. 5.1 时序逻辑电路的基本概念. 1.时序逻辑电路的结构及特点 在我们数字电路中，分为组合逻辑电路和时序逻辑电路。 组合逻辑电路：电路结构当中不包括具有存储功能的器件。输出只和当前输入有关，而与以前无关。

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第 5 章 时 序 逻 辑 电 路

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  1. 第5章 时 序 逻 辑 电 路 • 5.1 时序逻辑电路的基本概念 • 5.1 时序逻辑电路的分析方法和设计方法 • 5.2计数器 • 5.4 寄存器 • 5.5 知识拓展

  2. 5.1 时序逻辑电路的基本概念 • 1.时序逻辑电路的结构及特点 • 在我们数字电路中，分为组合逻辑电路和时序逻辑电路。 • 组合逻辑电路：电路结构当中不包括具有存储功能的器件。输出只和当前输入有关，而与以前无关。 • 时序逻辑电路：在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。很显然，在我们时序电路中，必须具备有的器件——触发器。触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图5.1所示，它由组合电路和存储电路两部分组成。

  3. Q A B Ci Ci-1 Q A 1 0 1 + 1 1 1 B 1 1 1 i 1 0 0

  4. 状态信号 驱动信号 图5.1 时序逻辑电路框图

  5. 时序逻辑电路具有以下特点： • （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 • （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。

  6. D D1 Dm

  7. 对于不同的电路结构，我们分析的方法是不同的。按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。 • （1） 根据时钟分类 • 同步时序电路中：各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 • 异步时序电路中：各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 • （2）根据输出分类 • 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 • 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。

  8. （3）按逻辑功能 • 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。

  9. 3.时序逻辑电路的逻辑功能描述方法 • 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。

  10. 5.2 时序逻辑电路的分析方法和设计方法 • 1.时序逻辑电路的分析步骤 分析时序逻辑电路的一般步骤： （1）观察逻辑图，明确时钟驱动情况，是同步还是异步时序逻辑电路。分析每个触发器的触发方式，分清输入变量和输出变量，组合电路和记忆电路部分。 （2）根据给定的时序逻辑图写出下列各逻辑方程式： 各触发器的时钟方程 时序电路的输出方程 各触发器的驱动方程

  11. （3）将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。（3）将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。 • （4）根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 • （5）根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 • 【例5-1】 分析图所示的时序逻辑电路。 同步时序逻辑电路图

  12. 解： • 时钟方程：CP1=CP0=CP • 可以看出图为同步时序逻辑电路。图中的两个触发器都接至同一个时钟脉冲源CP，所以各触发器的时钟方程可以不写。 • （1）写出输出方程： • （2）写出驱动方程： （3）写出JK触发器的特性方程 ， 然后将各驱动方程代入 JK触发器的特性方程，得各触发器的次态方程：

  13. X=0时的状态表 1 1 0 0 0 0 11 0 X=0时的状态转换图

  14. ② 当X=1时， • 输出方程简化为： ； • 触发器的次态方程简化为： ， 计算可得电路的状态转换表如表所示，状态图如图所示。 X=1时的状态表 1 11 1 1 0 0 1 X=1时的状态转换图

  15. 1 2 3 4 5 6 • （5）画电路的时序波形图，如图所示。 1 1 0 0 0 0 1 1 0 0 0 0 电路的时序波形图

  16. （6）分析逻辑功能 • 该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态（最大数）时，输出Z=1。当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。所以该电路是一个可控的3进制计数器，当X=0时，作加法计数，Z是进位信号；当X=1时，作减法计数，Z是借位信号。 • 异步时序逻辑电路的分析与同步时序逻辑电路分析方法基本相同，但应注意两个特点： • 异步时序逻辑电路中没有统一的时钟脉冲，因此，分析时必须写出时钟方程； • 需要分析有效状态、偏离状态以及自启动特性。

  17. 作业：P123 四、分析设计题 4 电路及时钟脉冲、输入端（D）的波形如图所示，设起始状态为“000”，试画出各触发器输出时序图、并说明电路的功能。

  18. 例 异步时序电路，时钟方程： 1 写方程式 该电路为莫尔型时序电路。 驱动方程：

  19. 求状态方程 2 D触发器的特性方程： 将各触发器的驱动方程代入，即得电路的状态方程：

  20. 计算、列状态表 3

  21. 4 画状态图、时序图 电路功能 5 由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000→111→110→101→100→011→010→001→000→… 电路具有递减计数功能，是一个3位二进制异步减法计数器。

  22. 时序逻辑电路的设计 • 所得的设计结果应力求简单 • 选用小规模集成电路设计时，所用的触发器和门电路的数目最少，输入端数目也最少。 • 使用中、大规模集成电路设计时，使用的集成电路数目最少，种类最少，互相间的联线也最少。 注意：使用不同的电路来设计时，所用的要求是不一样的。

  23. 5.2.2 时序逻辑电路的设计方法 时序电路的设计步骤： 3 1 2 原始状态图 最简状态图 状态分配 设计要求 化简 4 检查电路能否自启动 选触发器，求时钟、输出、状态、驱动方程 6 5 画电路图

  24. 例 设计一个按自然态序变化的8进制加法计数器。 1 建立原始状态图 逻辑抽象，得到状态转换图，对时种信号进行计数，没有输入变量。取进位信号为输出变量，8个有效状态。

  25. 0 0 0 0 0 0 0 1 状态编码：取自然二进制数 000 001 010 011 111 110 101 100

  26. 状态化简 已经最简。 2 状态分配 3 已是二进制状态。

  27. 4 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程：

  28. & &

  29. J1=D K1=D J3= = J2 +K2 CP J2= K2= D = 4、电路及时钟脉冲、输入端（D）的波形如图所示，设起始状态为“000”，试画出各触发器输出时序图、并说明电路的功能。 解：分析： （1）该电路为同步的米里型 时序逻辑电路 （2）写出各个触发器的方程： = +

  30. Q3= J1=D K1=D J3= = J2 +K2 = + = CP J2= K2= =D +D = + D = =D = 1 2 3 4 5 6 （3）输出方程： 0 Q1 0 0 触发器特性方程： Q2 0 Q3 从功能真值表中可看出，该电路属于右移移位寄存器。

  31. 5、 已知计数器的输出端（Q2，Q1，Q0）的输出波形如图所示，试画出对应的状态转换图，并分析该计数器为几进制计数器。 CP Q2 Q1 Q0

  32. CP 1 0 1 1 0 1 Q2 1 1 0 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 Q1 Q0 状态转换关系为：101→010→011→000→100→001→110。 该计数器为七进制计数器。

  33. 例 用3个D触发器设计异步二进制式加法计数器，要求如右图。 选触发器，求时钟、输出、状态、驱动方程 选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。 输出方程

  34. FF1在t2、t4时刻翻转，可选Q0。 FF2在t4、t6时刻翻转，可选Q0。 时钟方程： 选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF0每输入一个CP翻转一次，只能选CP。 次态卡诺图

  35. 特性方程： 电路图 检查电路能否自启动 将无效状态110、111代入输出方程和状态方程计算： 电路能够自启动。

  36. 时序电路小结： 时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。 时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。 时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。 　　时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。

  37. 5.2 计数器 1、概念： 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 2、 作用： 计数器在数字系统中应用十分广泛，不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等。

  38. 1、计数进制 3、计数器中的触发器是否同时翻转 二进制计数器 同步计数器 异步计数器 非二进制计数器（十进制计数器） 3、计数器的分类 2、按数字的增减趋势 加法计数器：在输入计数脉冲到来时，按递增规律进行计数的电路 减法计数器：在输入计数脉冲到来时，按递增规律进行计数的电路 可逆计数器：在加减信号的控制下，既可以进行递增计数，也可进 递减计数的电路叫做可逆计数器。

  39. 1 状态分析 3位二进制同步加法计数器 C CP 输入计数脉冲 送给高位的进位信号 5.2.1二进制同步计数器 3位二进制同步加法计数器 上图所示是3位二进制同步加法计数器的结构示意图。CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C，就是要送给高位的进位信号。

  40. 2 状态图 状态真值表

  41. 3 选触发器，求时钟、输出、状态、驱动方程 由于JK触发器功能齐全，使用灵活，故选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 时钟方程： 输出方程：

  42. 00 01 11 10 1 0 0 1 1 0 0 1 0 1

  43. 00 01 11 10 0 1 0 1 0 1 0 1 0 1

  44. 00 01 11 10 0 0 1 0 1 1 0 1 0 1

  45. JK触发器的特性方程：

  46. 电路图 由于没有无效状态，电路能自启动。 驱动方程 推广到n位二进制同步加法计数器 输出方程

  47. 3位二进制同步减法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 时钟方程： 输出方程：

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