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第五章 数字信号处理系统的实现. 数字滤波器的实现方法: a. 利用专用计算机; b. 直接利用计算机和通用软件编程实现。 一个数字滤波器的系统函数一般可表示为有理函数形式: 为 I I R 滤波器形式, { } 都为 0 时就是一个 FIR 滤波器。 对于这样一个系统,也可用差分方程来表示:. DF. IIR 、 FIR 的系统函数 网络结构形式 软、硬件实现.

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第五章 数字信号处理系统的实现

数字滤波器的实现方法:

a.利用专用计算机;

b.直接利用计算机和通用软件编程实现。

一个数字滤波器的系统函数一般可表示为有理函数形式:

为I I R滤波器形式,{ }都为0时就是一个FIR滤波器。

对于这样一个系统,也可用差分方程来表示:

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DF

IIR、FIR的系统函数

网络结构形式

软、硬件实现

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即一个输出序列是其过去 点的线性组合加上当前输入序列与过去 点输入序列的线性组合。 除了与当前的输入 有关,同时还与过去的输入和过去的输出有关,系统是带有记忆的。

对于上面的算式,可以化成不同的计算形式,如直接计算、分解为多个有理函数相加、分解为多个有理函数相乘等等,不同的计算形式也就表现出不同的计算结构,而不同的计算结构可能会带来不同的效果,或者是实现简单,编程方便,或者是计算精度较高等等。

另外,数字信号是通过采样和转换得到的,而转换的位数是有限的(一般6、8、10、12、16位),所以存在量化误差,另外,计算机中的数的表示也总是有限的,经此表示的滤波器的系数同样存在量化误差,在计算过程中因有限字长也会造成误差。

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量化误差主要有三种误差:

①A/D变换量化效应;

②系数的量化效应;

③数字运算的有限字长效应。

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5.1 数字滤波器的结构

一、数字网络的信号流图表示

  差分方程中数字滤波器的基本操作:①加法,②乘法,③延迟。

为了表示简单,通常用信号流图来表示其运算结构。对于加法、乘法及延迟这三种基本运算。

slide7

只有输出支路的节点称为输入节点或源点;

只有输入支路的节点称为输出节点或阱点;

既有输入支路又有输出支路的节点叫做混合节点。

通路是指从源点到阱点之间沿着箭头方向的连续的一串支路,通路的增益是该通路上各支路增益的乘积。

回路是指从一个节点出发沿着支路箭头方向到达同一个节点的闭合通路,它象征着系统中的反馈回路。组成回路的所有支路增益的乘积通常叫做回路增益。

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梅逊(Mason)公式

式中Tk为从输入节点(源点)到输出节点(阱点)的第k条前向通路增益; Δ为流图的特征式

为所有不同回路增益之和.

为每两个互不接触回路增益之和

Δk是不接触第k条前向通路的特征式余因子

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例:利用梅逊公式计算图中的系统函数

有两条前向通路:

一个回路,其回路增益为

则系统函数

slide10

信号流图的转置定理:

对于单个输入、单个输出的系统,通过反转网络中的全部支路的方向,并且将其输入和输出互换,得出的流图具有与原始流图相同的系统函数。

slide11

信号流图转置的作用:

①转变运算结构;

②验证计算流图的系统函数的正确与否。

运算结构对滤波器的实现很重要,尤其对于一些定点运算的处理机,结构的不同将会影响系统的精度、误差、稳定性、经济性以及运算速度等许多重要的性能。对于无限长单位冲激响应(I I R)数字滤波器与FIR数字滤波器,它们在结构上各有自己不同的特点,因此我们在下面将对它们分别加以讨论。

slide12

二、IIR数字滤波器的结构

IIR数字滤波器的结构特点:存在反馈环路,递归型结构。

同一系统函数,有各种不同的结构形式。其主要结构有:

(1) 直接型

直接由 IIR DF 的差分方程所得的网络结构。

slide15

上述结构缺点:

①需要2N个延迟器(z-1),太多。

②系数ai、bi对滤波器性能的控制不直接,对极、零点的控制难,一个ai、bi的改变会影响系统的零点或极点分布。

③对字长变化敏感(对ai、bi的准确度要求严格)。

④易不稳定,阶数高时,上述影响更大。

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(2)直接Ⅱ型

上面直接型结构中的两部分可分别看作是两个独立的网络(H1(z)和H2(z)),两部分串接构成总的系统函数:

由系统函数的不变性(系统是线性的),得

slide19

直接II型优缺点:

优点:延迟线减少一半,为N个,可节省寄存器或存储单元。

缺点:同直接型。

通常在实际中很少采用上述两种结构实现高阶系统,而是把高阶变成一系列不同组合的低阶系统(一、二阶)来实现。

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(3)级联型(串联)

一个 N 阶系统函数可用它的零、极点表示,即把它的分子、分母都表达为因子形式

由于系数 、 都是实数,极、零点为实根或共轭复根,所以有

slide21

、 ——实根

、 ——复根

将共轭因子合并为实系数二阶因子,单实根因子看作二阶因子的一个特例,则

、 ——为实系数。

用若干二阶网络级联构成滤波器,二阶子网络称为二阶节,可用正准型结构实现。

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级联型结构的优缺点:

优点:

①简化实现,用一个二阶节,通过变换系数就可实现整个系统;

②极、零点可单独控制、调整,调整 、 可单独调整第 对零点,调整 、 可单独调整第

对极点;

③各二阶节零、极点的搭配可互换位置,优化组合以减小运算误差;

④可流水线操作。

缺点:

二阶节电平难控制,电平大易导致溢出,电平小则使信噪比减小。

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(4)并联型

将系统函数展开成部分分式之和,可用并联方式构成滤波器:

将上式中的共轭复根成对地合并为二阶实系数的部分分式,

上式表明,可用L个一阶网络、M个二阶网络以及一个常数 并联组成滤波器 H(z),结构如下图:

slide26

特点:

①系统实现简单,只需一个二阶节,系统通过改变输入系数即可完成;

②极点位置可单独调整;

③运算速度快(可并行进行);

④各二阶网络的误差互不影响,总的误差小,对字长要求低。

缺点:

不能直接调整零点,因多个二阶节的零点并不是整个系统函数的零点,当需要准确的传输零点时,级联型最合适。

fir df

FIR DF 特点:

主要是非递归结构,无反馈,但在频率采样结构等某些结构中也包含有反馈的递归部分。

它的系统函数和差分方程一般有如下形式:

三、FIR DF网络结构形式
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基本的结构形式有下几种:

(1)直接型(卷积型、横截型)

卷积型:差分方程是信号的卷积形式;

横截型:差分方程是一条输入x(n)延时链的横向结构。

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(2)级联型(串联型)

当需要控制滤波器的传输零点时,可将系统函数分解

为二阶实系数因子的形式:

于是可用二阶节级联构成, 每一个二阶节控制一对零点。

缺点:

①所需要的系数a比直接型的h(n)多;

②乘法运算多于直接型。

slide33

(3)线性相位型

FIR的重要特点是可设计成具有严格线性相位的滤波器,此时 满足偶对称或奇对称条件。

偶对称时,

N为偶数,

N为奇数,

slide34

由上两式,可得到线性相位FIR滤波器的结构,如图。由上两式,可得到线性相位FIR滤波器的结构,如图。

优点:

线相相位型结构的乘法次数减为 (N偶数)

(N奇数)

(横截型结构乘法次数:N次)

slide37

(4)频率采样型

第二章讨论了有限长序列可以进行频域采样。

现 是长为 的序列,因此也可对系统函数H(z)在单位圆上作 等分采样,这个采样值也就是 的离散付里叶变换值H(k)。

根据上一章的讨论,用频率采样表达z函数的内插公式为:

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H(z)由两部分级联而成,

第一部分( 部分)

这是一个由 节延时器组成的梳状滤波器,它在单位圆上有 个等分的零点:

其频响为

slide40

第二部分(IIR部分)是一组并联的一阶网络:

此一阶网络在单位圆上有一个极点:

该网络在 处的频响为 ,是一个谐振频率为 的谐振器。这些并联谐振器的极点正好各自抵消一个梳状滤波器的零点,从而使这个频率点的响应等于 。

两部分级联后,就得到频率采样型的总结构,

slide42

这一结构的最大特点是它的系数H(k)直接就是滤波器在 处的响应,因此,控制滤波器的响应很直接。

两个主要的缺点:

①所有的系数 和 都是复数,计算复杂。

②所有谐振器的极点都在单位圆上,考虑到系数量化的影响,有些极点实际上不能与梳状滤波器的零点相抵消,使系统的稳定性变差。

slide43

为了克服这两个缺点,作两点修正:

1)将所有零点和极点移到半径为 的圆上, 略小于 1,同时频率采样点也移到该圆上,以解决系统的稳定性。这时

slide44

2)共轭根合并,将一对复数一阶子网络合并成一个实系数的二阶子网络。这些共轭根在圆周上是对称点即2)共轭根合并,将一对复数一阶子网络合并成一个实系数的二阶子网络。这些共轭根在圆周上是对称点即

同样,h(m)因是实数,其 DFT 也是圆周共轭对称的,

slide45

因此可将第k及第N-k个谐振器合并为一个二阶网络因此可将第k及第N-k个谐振器合并为一个二阶网络

其中

slide46

这个二端网络是一个有限Q值的谐振器,谐振频率为

除了以上共轭极点外,还有实数极点,分两种情况:

当N为偶数时,有二个实数极点 ,对应H(0)和H(N/2),有二个一阶网络:

所以有

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当 为奇数时,只有一个实数极点 ,对应H(0),有一个一阶网络:

所以有

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频率采样型特点:

1.选频性好,适于窄带滤波,大部分H(k)为0,只有较少的二阶子网络;

2.不同的FIR滤波器,若长度相同,可通过改变系数用同一个网络实现;

3.  复用性好。

缺点:结构复杂,采用的存贮器多。

slide51

说明:

  • 频率采样型结构,适合于任何 FIR 系统函数;
  • 频率采样法设计得到的系统函数,可以用频率采样型结构实现,也可以用横截型、级联型或 FFT 实现。
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§5.2 量化与量化误差

有限字长的二进制数表示数字系统的误差源:

①对系统中各系数的量化误差(受计算机中存贮器的字长影响)

②对输入模拟信号的量化误差(受A/D的精度或位数的影响)

③运算过程误差,如溢出,舍入及误差累积等(受计算机的精度影响)

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5.2.1 二进制数的表示

  • (1)定点表示
  • 整个运算中,小数点在数码中的位置固定不变,称为定点制;
  • 定点制总是把数限制在±1之间;
  • 最高位为符号位,0为正,1为负,小数点紧跟在符号位后;
  • 数的本身只有小数部分,称为“尾数”;
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定点数作加减法时结果可能会超出±1,称为

  • “溢出”;
  • 乘法运算不溢出,但字长要增加一倍。
  • 为保证字长不变,乘法后,一般要对增加的尾数作截尾或舍入处理,带来误差。另外一种定点数的表示是总把数看成整数。
  • 缺点:动态范围小,有溢出。
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定点数的表示分为三种(原码、反码、补码):定点数的表示分为三种(原码、反码、补码):

设有一个(b+1)位码定点数: β0β1β2┄βb,则

①原码表示为

例:1.111→-0.875 , 0.010→0.25

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②反码表示:(正数同原码,负数则将原码中的尾数按位求反)②反码表示:(正数同原码,负数则将原码中的尾数按位求反)

例:

正数表示:0.101

其反码为:1.010

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③补码表示(正数同原码,负数则将原码中的尾数求反加1)③补码表示(正数同原码,负数则将原码中的尾数求反加1)

例:

正数表示:0.110

取反:1.001

的补码:1.010

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补码加法运算规律:

正负数可直接相加,符号位同样参加运算,

如符号位发生进位,进位的 1 丢掉。

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(2)浮点表示

尾数 指数 阶数

浮点制运算:

相加 对阶

相加

归一化,并作尾数处理

相乘 : 尾数相乘, 阶码相加, 再作截尾或舍入。

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优点: 动态范围大,一般不溢出.

缺点: 相乘、相加,都要对尾数处理作量化处理。

一般,浮点数都用较长的字长,精度较高,所以我们讨论误差影响主要针对定点制。

5 2 2
5.2.2定点制的量化误差

定点制中的乘法,运算完毕后会使字长增加,例如原来是b位字长,运算后增长到b1位,需对尾数作量化处理使b1位字长降低到b位。

量化处理方式:

截尾:保留b位,抛弃余下的尾数;

舍入:按最接近的值取b位码。

两种处理方式产生的误差不同,另外,码制不同,误差也不同。

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1、截尾处理:

1)正数(三种码形式相同)

一个b1位的正数 为:

用[·]T表示截尾处理,则

slide64

截尾误差

可见,ET≤0,βi全为1时,ET有最大值,

“量化宽度”或“量化阶” q=2-b :代表b位字长可表示的最小数。

一般 2-b1<<2-b, 因此正数的截尾误差为

-q≤ET≤0

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2)负数

负数的三种码表示方式不同,所以误差也不同。

原码(β0=1):

0≤ET≤q

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补码( )

因 所以

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反码( )

( 与原码的相同)

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补码的截尾误差均是负值,原码、反码的截尾误差取决于数的正负,正数时为负,负数时为正。补码的截尾误差均是负值,原码、反码的截尾误差取决于数的正负,正数时为负,负数时为正。

2.舍入处理

通过b+1位上加1后作截尾处理实现。就是通常的四舍五入法,按最接近的数取量化,所以不论正数、负数,还是原码、补码、反码,误差总是在 之间,以 表示对x作舍入处理。舍入处理的误差比截尾处理的误差小,所以对信号进行量化时多用舍入处理。

5 2 3 a d
5.2.3 A/D变换的量化效应

A/D变换器分为两部分:

采样:时间离散,幅度连续;

A/D:数字编码,对采样序列作舍入或截尾处理,得有限字长数字信号 。

本节讨论这一过程中的量化效应。

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对一个采样数据 作截尾和舍入处理,则

截尾量化误差:

舍入量化误差:

上两式给出了量化误差的范围,要精确知道误差的大小很困难。一般,我们总是通过分析量化噪声的统计特性来描述量化误差。可以用一统计模型来表示A/D的量化过程。

slide74

其中e(n)就是量化误差,对其统计特性作如下假定::其中e(n)就是量化误差,对其统计特性作如下假定::

① e(n)是平稳随机序列;

② e(n)与信号x(n)不相关;

③ e(n)任意两个值之间不相关,即为白噪声;

④ e(n)具有均匀等概率分布。

由上述假定知,量化误差是一个与信号序列完全不相关的白噪声序列,称为量化噪声(是一个加性白噪声)。

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误差 的均值和方差:

截尾量化噪声:

有直流分量,会影响信号的频谱结构。

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舍入量化噪声:

可见,量化噪声的方差与A/D变换的字长直接有关,字长越长,量化噪声越小。

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定义量化信噪比:

  • 用对数表示:
  • 字长每增加 1 位,量化信噪比增加6个分贝;
  • 信号能量越大,量化信噪比越高。
  • 注:因信号本身有一定的信噪比,单纯提高量化信噪比无意义。
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例:已知在-1至1之间均匀分布,求b=8、b=12位时A/D的SNR。例:已知在-1至1之间均匀分布,求b=8、b=12位时A/D的SNR。

因均匀分布,所以有:

均值:

方差:

当 b=8 位,则SNR=54dB,当 b=12 位,则SNR=78dB.

5 2 4
5.2.4 量化噪声通过线性系统

为了单独分析量化噪声通过系统后的影响,将系统近似看作是完全理想的(即具有无限精度的线性系统)。在输入端线性相加的噪声,在系统的输出端也是线性相加的。

系统的输出

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输出噪声为

如 为舍入噪声,则输出噪声的方差为:

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由于 是白色的,各变量之间互不相关,即

代入上式,得

由Parseval定理,

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H(z)全部极点在单位圆内, 表示沿单位圆逆时针方向的圆周积分。由留数定理:

如 为截尾噪声,则输出噪声中还有一直流分量

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例3:一个8位A/D变换器( ),其输出 作为IIR滤波器的输入,求滤波器输出端的量化噪声功率,已知IIR滤波器的系统函数为:

解:由于A/D的量化效应,滤波器输入端的噪声功率为:

slide86

滤波器的输出噪声功率为:

其积分值等于单位圆内所有极点留数的和。单位圆内有一个极点 z=0.999,所以

slide87
§5.3 有限字长运算对数字滤波器的影响

DF的实现,涉及到两种运算:相乘、求和。

定点制运算中,每一次乘法运算之后都要作一次舍入(截尾)处理,因此引入了非线性,采用统计分析的方法,将舍入误差作为独立噪声e(n)迭加在信号上,因而仍可用线性流图表示定点相乘。

slide89

对舍入噪声e(n)作如下的假设:

1.e(n) 为平稳随机噪声序列;

2. e(n) 与输入序列 x(n) 不相关,各噪声之间也互不相关。

3. e(n) 为白色噪声;

4.在量化间隔上均匀分布(即每个噪声都是均匀等概率分布)。

有了这些条件,整个系统就可作为线性系统处理。每一个噪声可用第一章所讲的线性离散系统的理论求出其输出噪声,所有输出噪声经线性迭加得到总的噪声输出。

slide90

1、IIR 的有限字长效应

以一阶IIR滤波器为例,其输入与输出关系可用差分方程表示为:

乘积项将引入一个舍入噪声,如图

上述一阶系统的单位脉冲响应为

系统函数为

由于 是迭加在输入端的,故由 造成的输出误差为:

slide92

输出噪声方差

由上两式均可求得

可见字长 越大,输出噪声越小,同样的方法可分析其它高阶DF的输出噪声。

slide93

例:一个二阶IIR低通数字滤波器,系统函数为

采用定点制算法,尾数作舍入处理,分别计算其直接型、级联型、并联型三种结构的舍入误差。

解:①直接型

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图中 、 、 分别为系数0.04、1.7 、-0.72相乘后引入的舍入噪声。采用线性迭加的方法,从图上可看出输出噪声 是这三个舍入噪声通过网络 形成的,如图b,因此

是H0(z)的单位脉冲响应

slide96

输出噪声的方差为:

将 和B(z)代入,利用留数定理得:

slide97

②级联型

将H(z)分解

结构流图为

图 IIR级联型的舍入噪声分析

slide98

由图中可见,噪声 、 通过 网络,

噪声 只通过网络 ,

和 分别是H1(z)和H2(z)的单位脉冲响应,

slide99

因此:

将 代入,得:

(思考:如果将H1(z)和H2(z)次序颠倒,结果会怎样)

slide100

③并联型

将H(z)分解为部分分式

其结构如图:

0.36

0.9

-0.32

0.8

图 IIR并联型的舍入噪声分析

slide101

并联型结构有4个系数,有4个舍入噪声,其中

只通过 网络,

通过 网络。

输出噪声方差为:

代入B1(z)和B2(z)及 的值,得:

slide102

比较三种结构的误差大小,可知

直接型 > 级联型 > 并联型

原因:

l直接型结构的所有舍入误差都经过全部网络的反馈环节,反馈过程中误差积累,输出误差很大。

l级联型结构,每个舍入误差只通过其后面的反馈环节,而不通过它前面的反馈环节,误差小于直接型。

l并联型 :每个并联网络的舍入误差只通过本身的反馈环节,与其它并联网络无关,积累作用最小,误差最小。

slide103

该结论对IIR DF有普遍意义。

因此,从有效字长效应看,直接型(Ⅰ、Ⅱ型)结构最差,运算误差最大,高阶时避免采用。级联型结构较好。并联型结构最好,运算误差最小。

结论:IIR滤波器的有限字长效应与它的结构有关。

slide104

2.FIR的有限字长效应

IIR的分析方法同样适用于FIR滤波器,FIR滤波器无反馈环节(频率采样型结构除外),不会造成舍入误差的积累,舍入误差的影响比同阶IIR滤波器小,不会产生非线性振荡。

以横截型结构为例分析FIR的有限字长效应。

slide105

① 舍入噪声

N-1 阶FIR的系统函数为:

无限精度下,直接型结构的差分方程为:

有限精度运算时,

slide106

每一次相乘后产生一个舍入噪声

输出噪声为:

如图。

slide108

图中可见,所有舍入噪声都直接加在输出端,因此输出噪声是这些噪声的简单和。图中可见,所有舍入噪声都直接加在输出端,因此输出噪声是这些噪声的简单和。

于是,

输出噪声方差与字长有关,与阶数有关,N越高,运算误差越大,或者,在运算精度相同的情况下,阶数越高的滤波器需要的字长越长。

slide109

例:FIR滤波器,N=10,b=17时

N=1024时,

因此,滤波器输出中,小数点后只有4位数字是有效的。

slide110

② 动态范围:

定点运算时,动态范围的限制,常导致FIR的输出结果发生溢出。利用比例因子,压缩信号的动态范围,可避免溢出。

FIR输出:

slide111

定点数不产生溢出的条件:

为使结果不溢出,对 采用标度因子A,使

由此确定A。

slide112
§5.5 极限环振荡

在IIR滤波器中由于存在反馈环,舍入处理在一定条件下引起非线性振荡,如零输入极限环振荡。

掌握:概念、 产生的原因、克服方法。

一 、IIR DF零输入极限环振荡

量化处理是非线性的,在DF中由于运算过程中的尾数处理,使系统引入了非线性环节,数字滤波器变成了非线性系统。对于非线性系统,当系统存在反馈时,在一定条件下会产生振荡,数字滤波器也一样。

slide113

IIR滤波器是一个反馈系统,在无限精度情况下,如果它的所有极点都在单位圆内,这个系统总是稳定的,当输入信号为零后,IIR 数字滤波器的响应将逐步变为零。但同一滤波器,以有限精度进行运算时,当输入信号为零时,由于舍入引入的非线性作用,输出不会趋于零,而是停留在某一数值上,或在一定数值间振荡,这种现象为“零输入极限环振荡”。

slide114

例 :设一阶IIR DF的系统函数为:

无限精度运算时,差分方程为:

在定点制中,每次乘法运算后都必须对尾数作舍入处理,这时的非线性差分方程为:

(有限精度)

[.]R表示舍入运算,上述运算过程的非线性流图如图。

slide116

若输入为

字长 b=3,系数 a=0.100。

无限精度时,系统的极点为 z=a=0.5<1,在单位圆内,系统稳定。

若输入变为零,输出也逐渐衰减到零,

但有限精度时,由于舍入处理,系统可能会进入死区。

slide117

下面是非线性差分方程的运算结果,

n x(n)

0 0.111 0.000 0.0000 0.000 0.111(7/8)

1 0.000 0.111 0.0111 0.100 0.100(1/2)

2 0.000 0.100 0.0100 0.010 0.010(1/4)

3 0.000 0.010 0.0010 0.001 0.001(1/8)

4 0.000 0.001 0.0001 0.001 0.001(1/8)

……

slide118

可见,输出停留在y(n)=0.001上再也衰减不下去了,如图(a),y(n)=0.001以下也称为“死带”区域,如果系数a=-0.5,为负数,则每乘一次a 就改变一次符号,因此输出将是正负相间的,如图(b),这时y(n)在±0.125之间作不衰减的振荡,这种振荡现象就是“零输入极限环振荡”。

slide120

振荡产生的原因:

考察上述非线性差分方程的运算结果,在最后一行,当 =0.001时, =0.0001,经舍入处理后又进位为 =0.001 ,仍与 的值相同, 因此输出保持不变。 这可解释为,只要满足 时,舍入处理使系数 a 失效,或者说相当于将 a 换成了一个绝对值为1的等效系数 , ,这时

极点等效迁移到单位圆上,系统失去稳定,出现振荡。

slide121

极限振荡幅度与字长的关系:

  • 极限环振荡的幅度与量化阶成正比;与极点位置和滤波器阶数有关;
  • 增加字长,可减小极限环振荡。
  • 高阶IIR网络中,同样有这种极限环振荡现象,但振荡的形式更复杂。不一一讨论。
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二、 大信号极限环振荡(溢出振荡)

由于定点加法运算中的溢出,使数字滤波器输出产生的振荡,叫溢出振荡。以定点补码为例。

1)补码加法器的输入输出关系

在2的补码运算中,二进制小数点左面的符号位若为1,就表示负数。如果两个正的定点数相加大于1,进位后符号变为1,和数就变为负数,因此, 2的补码累加器的作用,好象对真实总和作了一个非线性变换,且输出具有循环的特性,如图。

slide125

补码加法运算的一个重要特点:

只要最终结果不出现溢出 ,虽然在运算过程中可能发生溢出,但由于以上循环特性,仍将保证最终结果是正确的。

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克服溢出振荡:

1)限制滤波器系数的取值,可防止溢出振荡,但这也限制了设计能力。

2)较好的解决方法是采用具有饱和溢出处理的补码加法器,如图,当输入 时,把加法结果限制在最大值1,以消除溢出振荡。处理时如检测到有溢出振荡,就把总和置于最大允许值。

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具有饱和溢出处理的

补码加法器输入输出特性

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极限环振荡的产生原因:

舍入误差

加法溢出

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§5.5系数量化对系数滤波器的影响

下面讨论第三种量化效应——系数的量化效应。由于滤波器的所有系数必须以有限长度的二进码形式存放在存储器中,所以必然对理想系数值取量化,造成实际系数存在误差,使零、极点位置发生偏离,影响滤波器性能。一个设计正确的滤波器,在实现时,由于系数量化,可能会导致实际滤波器的特性不符合要求,严重时甚至使单位圆内的极点偏离到单位圆外,从而系统失去稳定性。

系数量化对滤波器的影响与字长有关,也与滤波器的结构有关,选择合适的结构可改善系数量化的影响。

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幅度dB

量化前

量化后

(a) 系数量化前后的频率响应

虚部

实部

(b) 系数量化前后的零极点分布

‘o’量化前的零点, ‘*’量化后的零点,

‘x’量化前的极点, ‘+’量化后的极点

五阶椭圆低通滤波器的量化效应

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极点位置灵敏度

指每个极点位置对各系数偏差的敏感程度。极点位置的变化将直接影响系统的稳定性。所以极点位置灵敏度可以反映系数量化对滤波器稳定性的影响。

slide133

分析量化偏差 造成的极点位置偏差。

设理想极点为 ,则

系数量化后,极点变为 ,位置偏差 是由 引起的。

slide134

对 的影响:

因每个极点都与 个bi系数有关,

决定量化影响大小,反映极点 zi 对系数 bk

变化的敏感程度。 大, 对 的影响大;

小, 对 的影响小,称之为极点位置灵敏度。

slide135

下面由B(Z)求灵敏度 :

利用偏微分关系:

slide136

上式分母中每个因子(zi-zk)是一个由极点zk指向当前极点zi的矢量,整个分母是所有极点指向极点zi的矢量积,这些矢量越长,极点彼此间的距离越远,极点位置灵敏度越低;矢量越短,极点位置灵敏度越高。即极点位置灵敏度与极点间距离成反比。

slide137

例1,一个共轭极点在虚轴附近的滤波器如图(a)例1,一个共轭极点在虚轴附近的滤波器如图(a)

一个共轭极点在实轴附近的滤波器如图(b)

两者比较,前者极点位置灵敏度比后者小,即系数量化程度相同时,前者造成的误差比后者小。

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例2 一个三对共轭极点的滤波器 H(z),用三种结构实现。

1)用直接型结构实现,极点分布如图a ,

2)用三个二阶网络级联的形式实现,极点分布如图b ,

3)用三个并联二阶网络实现,极点分布如图b 。

直接型极点分布密,极点位置灵敏度高。

级联和并联型,极点分布稀,极点位置灵敏度下降。

slide141

影响极点位置灵敏度的几个因素:

  • l与零极点的分布状态有关;极点位置灵敏度大小与极点间距离成反比;
  • l与滤波器结构有关。高阶直接型极点位置灵敏度高;并联或级联型,系数量化误差的影响小;
  • l高阶滤波器避免用直接型,尽量分解为低阶网络的级联或并联。
slide142
系数量化的仿真

function beq=a2dR(d,b)

% beq=a2dR(d,b)将十进制数利用舍入法得到b位的二进制数

%然后将该二进制数再转换为十进制数

m=1; d1=abs(d);

while fix(d1)>0

d1=abs(d)/(2^m);

m=m+1;

end

beq=fix(d1*2^b+.5);

beq=sign(d).*beq.*2^(m-b-1);

slide144
一、数字信号处理器的发展概况
  • 1988年以来DSP的市场每年以40%的速度在增长,已超过了半导体的增长速度。预计到2007年DSP连同混合信号处理器件的市场将达到500亿美元。
  • 2003年DSP的市场为100多亿中国已占12%。
slide146
1979年美国Intel公司发布的商用可编程器件2920是DSP芯片1979年美国Intel公司发布的商用可编程器件2920是DSP芯片
  • 1980 年,日本 NEC 公司推出的μP D7720是第一个具有乘法器的商用 DSP 芯片。
  • MOTOROLA的DSP56和DSP96系列,AD(模拟器件)公司的ADSP2100系列以及AT&T的DSP16和DSP32系列。
  • TI 公司在1982年成功推出其第一代 DSP 芯片 TMS32010及其系列产品之后相继推出了一系列DSP芯片。
slide148
从运算速度来看,MAC(乘法/累加)时间已经从20世纪80年代初的400ns(如TMS32010)降低到10ns以下从运算速度来看,MAC(乘法/累加)时间已经从20世纪80年代初的400ns(如TMS32010)降低到10ns以下
  • DSP芯片内部关键的乘法器部件从1980年的占模片区(die area)的40%左右下降到5%以下,先进的DSP芯片的片内已含有多个乘法器部件和算术逻辑单元,片内RAM的数量也增加了一个数量级以上。
  • 1980年采用4μm NMOS工艺,而现在则普遍采用亚微米(Micron)CMOS工艺
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每隔10年DSP芯片的发展

  • 年份 1982 1992(97) 2002
  • 工艺线宽(um) 3 0.8(0.35) 0.18
  • MAC*(MIPS) 5 40(100) 2G
  • 时钟(MH) 20 80(200) 500
  • RAM(Words) 144 1K 16K
  • ROM(Words) 1.5K 4K 64K
  • 价格(美元) 150 15 1.5
  • 功耗(mv/MIPS)250 12.5 0.1
  • 晶体管数 50K 500 5M
  • 硅片尺寸 3英寸 6英寸(8英寸) 12英寸 *做一次乘法和累加计算的时间
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二、DSP的特点
  • 1)采用哈佛(Harvard)总线结构。与哈佛结构相关,DSP芯片广泛采用流水线操作以减少指令执行时间
slide154

CLKOUT1

N

N+1

N+2

取指

N-1

N

N+1

译码

N-2

N-1

执行

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2)具有高速阵列乘法器等专用硬件。精度至少为16×16位定点,一些DSP的片内已含有40×40位的浮点乘法器。2)具有高速阵列乘法器等专用硬件。精度至少为16×16位定点,一些DSP的片内已含有40×40位的浮点乘法器。
  • 3)具有高速的片内数据存储器和程序存储器。

对于一些简单、单一的操作,例如卷积、相关等,可以在片内完成,避免与外部的低速存储器打交道。新近的DSP产品均为双端口片内RAM。

slide156

4)具有满足信号处理应用要求的一些特殊指令。4)具有满足信号处理应用要求的一些特殊指令。

  • 乘法/累加指令
  • 位反转寻址模式
  • 数据移动操作
  • 饱和溢出处理
  • 重复指令
5 i o
5)具有高速的I/O接口。
  • 并行接口
  • 串行接口
  • DMA
  • 多处理器并行的链路接口
  • 全局存储器的控制逻辑和接口
tms320
三、TMS320系列数字信号处理器
  • TI公司于1982年推出了其第一代DSP产品TMS32010,目前已发展到两大类9个分支系列产品,两大类为浮点和定点,9个分支系列分别满足不同的需要。
slide160

C2000™ DSP

C5000™ DSP

C6000™ DSP

MotorControl DSP

Personal

DSP

Broadband

Infrastructure

DSP

TI C64x™ DSP Core:The world’s highest performance DSPs

TI C28x™ DSP Core: The world’s first control optimized DSPs

TI C55x™ DSP Core: The world’s lowest mW/MIPS DSPs

三种主要 DSP芯片

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TMS320C2000系列

  • 比8位或16位微控制器(MCU)速度更快、更灵活、功能更强的、面向控制的微处理器。
  • 主要应用包括:电源功率控制、电机控制、制冷系统、可调激光器、不间断电源等。
  • C24X系列为16位定点DSP芯片。
  • C28X系列为TI近年新推出的32位定点DSP芯片。
slide162

TMS320C2000系列C24X系列。

  • 指令周期大约在50-25ns之间。
  • 在指令方面有许多特殊功能的指令,如寻址方面有位反转寻址用于支持基二FFT运算,以及支持LMS自适应滤波或浮点归一化等运算的指令。
  • C24X有两套数据总线,即数据读总线和数据写总线,可以在一个机器周期内同时读写数据。
  • C24x系列的芯片具有事件管理器,以便支持马达控制。该事件管理器具有三个加/减定时器和九个比较器。
slide163

TMS320C2000系列C28X系列。

  • TI近年新推出的32位定点DSP芯片。
  • 其乘法器可以执行32×32位的乘法,得到64位的结果,参与乘法的两个乘数可以是带符号的数、不带符号的数或一个带符号的数而另一个为不带符号的数。
  • C28X支持32位单周期指令,其数据地址为32位,程序地址为22位,可以访问4G字(16位)的数据空间和4M字的程序空间。
tms320c5000
TMS320C5000系列
  • 目前,TMS320C5000主要有两大系列即TMS320C54x和TMS320C55x,这是目前最先进的定点DSP芯片。
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TMS320C54x

  • 指令速率30-500 MIPS,32位长操作数指令。
  • 低功耗,供电电压最低的芯片仅为1V。
  • 三组16位数据总线和一组程序总线。
  • 40位ALU,40位定标移位器和两个独立的40位ACC。
  • 17×17位乘法器,连接一个 40位的专用加法器,非流水的单周期乘法/累加。
slide166

比较、选择和存储单元(CSSU),支持Viterbi算法。比较、选择和存储单元(CSSU),支持Viterbi算法。

  • 单周期指令支持浮点数的归一化和指数编码。
  • 新的单周期指令提高了信号处理的效率,例如,对称系数的线性相位FIR滤波。
tms320c55x
TMS320C55x
  • 在功耗方面它进一步降低,TMS320C54x 的功耗是0.32mW/MIPS,而TMS320C55x 的功耗只有0.05mW/MIPS
  • 两个乘法/累加器MAC
  • 两个算术逻辑单元ALU
  • 四个40位的累加器
  • 8位至48位可变长度。其指令速率高达600 MIPS
tms320c6000
TMS320C6000系列
  • 定点芯片系列TMS320C62x、TMS320C64x和浮点芯片系列TMS320C67x。
  • “非常长指令字VLIW(Very-long instruction word)”的结构。
  • 对于TMS320C62x其片内含有两个乘法器和6个算术逻辑单元,其CPU在一个时钟周期内可执行高达十条指令,因而其处理速率高达1200-2400MIPS,其片内含有1M位的RAM,程序RAM和数据RAM各占512k位。
slide169

TMS320C6000系列

  • TMS320C64x 在TMS320C62x的基础上又有很大的改进,是第二代VLIW结构的DSP芯片, 它的时钟速率高达1GHz,处理速率比TMS320C62x 提高了一倍以上,达3200-4800 MIPS。
  • 由于在指令功能、并行度方面的改进其性能至少比TMS320C62x提高了十倍以上。
  • 其应用面向第三代移动通信和图象处理,TMS320C64x 专门设计了为这些应用服务的特殊指令,而在功耗方面,它仅为第一代芯片的三分之一。
slide170

TMS320C6000系列TMS320C67x

  • 两个浮点/定点乘法器、四个浮点/定点ALU、两个定点ALU。
  • 浮点处理速率高达600MFLOPS-1GFLOPS。
  • TMS320C67x的代码与引脚与TMS320C62x兼容
tms320c5000171
TMS320C5000的结构原理
  • TMS320C5000主要有两大系列即TMS320C54x和TMS320C55x。C54x系列的DSP芯片内部CPU的结构上是完全相同的,只是在芯片的工作电压、片内存储器容量和外围接口电路上存在着差别。C55x是在C54x的基础上发展起来的,其指令完全与C54x兼容
tms320c54x
TMS320C54x的结构特点
  • TMS320C54x有一组程序总线和三组数据总线,两组数据总线(CB和DB)用于传送从数据存储器读出的操作数,一组数据总线(EB)用于传送写入到数据存储器的数据,C54x可以在一个周期里完成两个读和一个写操作。
slide173

20K字

程序

ROM

4K字程序/数据

RAM

8K字程序/数据

RAM

IEEE1149.1

标准扫描逻辑

8位并行主机接口

PLL Clock Generator

Opt X1,1.5,2,3

Opt X1,4,4,5,5

软件可编程等待状态发生器

定时器

标准串行口1

标准串行口 0

8 辅助寄存器

2 寻址单元

40位定标

移位器

(-16…,31)

A(15-0)

总线

D(15-0)

ALU

MAC

40位ACC B

指数编码器

CMPS Operator

Viterbi 加速器

40位 ALU

Round satuate

40位 加法器

17×17 MPY

40位 ACC A

移位器

累加器

寻址单元

TMS320C542的结构框图

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1) 中央处理单元
  • 40位算术逻辑单元(ALU)
  • 两个累加器,即ACC A 和ACC B
  • 定标移位器能将来自累加器或存储器的输入数据进行0到31位的左移和0到16位的右移。
  • 17×17位的并行乘法器,连接一个40位的专用加法器
  • 比较、选择和存储单元(CSSU)
  • 指数编码器
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2) 中央存储组织
  • 大部分C54系列芯片均含有片内ROM
  • 片内RAM包括片内双口RAM(DRAM),和片内单口RAM(SRAM)
  • 八个16位的辅助寄存器(AR0-AR7)能被中央算逻单元CALU访问,也能被辅助寄存器算术单元ARAU修改
  • 系统控制
  • IEEE1149.1标准扫描逻辑电路用于仿真和测试,它提供对所连设备的边界扫描。
slide176
3)系统控制
  • 系统控制包括连接内部振荡器或外部时钟源的锁相环(PLL)发生器、支持8位或16位传送的全双工串口、时分多路(TMD)串口、缓冲串口(BSP)、8位并行主机接口、16位硬件定时器、软件可编程等待状态发生器和可编程的存储单元转换等。
4 ieee1149 1
4)IEEE1149.1标准扫描逻辑
  • IEEE1149.1标准扫描逻辑电路用于仿真和测试,它提供对所连设备的边界扫描。同时,它也能用来测试引脚到引脚的连续性,以及完成C54x外围器件的操作测试。IEEE1149.1标准扫描逻辑与访问片内所有资源的内部扫描逻辑电路相连。因而,C54x能使用IEEE1149.1标准串行扫描引脚和专用仿真引脚来完成在线仿真。
slide178
5) 指令功能大大加强
  • 它提供了七种基本的数据寻址方式,与C25相比,增加了绝对地址寻址、累加器寻址、存储器映射寄存器寻址和堆栈寻址。特别是间接寻址,不仅可以在一个指令中完成一次读或写的操作(单操作寻址),也可以在一个指令中完成访问两个存储单元的操作(双操作寻址),甚至还可以进行取模运算完成循环寻址。C54x支持存储块移动更便于程序和数据的管理。C54x不仅能重复执行单条指令还具有重复执行一段包含若干条指令的程序块的能力。
slide181

按时间抽取的8点FFT

例7当前辅助寄存器AR1=0200H,以此做为输入数据的基地址,顺序读入八个数即N=8,但按位反转存放。

slide182

开始对AR0赋值为N/2=4,执行以下两条程序即可:

RPT #7

PORTR *AR1+0 B, PA0

RPTC=7使得下一条指令重复执行八次;第二条为输入语句,从PA0口输入八个数据,即x(0), x(1),  , x(7), 按照指定的间接寻址方式存放。间接地址AR1的内容,分别为:

AR1 AR1=0200H 初始值

AR1+AR0 AR1=0204H 第1次变址

AR1+AR0 AR1=0202H 第2次变址

AR1+AR0 AR1=0206H 第3次变址

AR1+AR0 AR1=0201H 第4次变址

AR1+AR0 AR1=0205H 第5次变址

AR1+AR0 AR1=0203H 第6次变址

AR1+AR0 AR1=0207H 第7次变址

slide183
浮点数的尾数进行归一化处理

例 EXP A ;计算累加器A中的

;归一化指数

ST T, @EXP ;将T寄存器中的指数存

;入名为EXP的单元

NORM A ;对累加器A归一化处理

tms320c55x185
TMS320C55x的结构特点:

1)先进的电源管理系统

它监视着片内的外围设备、存储器阵列、各个CPU单元等部分,如果某一部分不在工作,便自动切断其电源。

slide186
2)支持可变长度指令

指令长度可以是8位、16位、24位、32位、40位或48位;

 指令读取由16位增至32位;

 片内指令缓存器自动分解指令,充分利用每一时钟周期。

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3)提高并行度

 硬件上采用双1717位乘法/累加器(MAC),四个40位累加器(ACC),新增四个数据寄存器和一个16位算术逻辑单元(ALU);

 新增并行指令,包括用户可编程并行指令;

 新增总线和扩展寻址部件,从而保证硬件能充分发挥作用。这些包括三组16位数据读总线,两组16位数据写总线,一组32位程序总线,六组24位地址总线。

slide188
4)32位宽度的扩展存储器接口

可与外部的高速低成本存储器相连,包括同步的高速DRAM、SRAM以及异步的DRAM、SRAM、ROM和闪存。

5)新型的评估硬件

C55x片内含有先进的评估硬件,提高了Debug的速度,简化了Debug的过程。

slide189

OMAP 的硬件结构

  • TMS320C55xTMDSP

OMAP5910/1510

  • Dual MAC with Video HWA
  • 24 KB icache
  • 160 KB SRAM, 32KB ROM
  • Hardware accelerators for video algorithms

DSP Private

DSP

16

32

DSP Shared

TMS320C55xTM Core150 MHz

  • ARM925 MPU

Traffic Ctrl75 MHz

32

System Shared

  • 24 KB cache
  • Data and instruction MMUs
  • 32-bit and 16-bit instruction sets

Flash

16

EMIFS

SystemDMA

32

SDRAM

16

Peripherals and on-chip Resources

EMIFF

32

  • 192 KB shared SRAM
  • Two 16-bit memory interfaces for SDRAM and Flash
  • Nine-channel system DMA controller
  • LCD controller
  • USB 1.1. host and client
  • MMC/SD card interface
  • Eight serial ports plus three UARTs
  • Eight timers
  • Real-time clock
  • Keyboard interface
  • 18 GPIO pins

ARM Shared

ARM

IMIF

32

TI-Enhanced ARM925 Core150 MHz

32

32

ARM Private

LCDCtrl

SRAM1.5 Mb

Packaging: 12mm x 12mm 289-ball MicroStar BGA