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第 7 章 半导体存储器和可编程逻辑器件

《 数字电子技术基础 》. 第 7 章 半导体存储器和可编程逻辑器件. 半导体存储器的分类、 电路结构和工作原理， 存储器扩展容量的连接方法， 应用存储器实现组合逻辑电路的方法。 简单可编程逻辑器件 PAL 、 GAL ，的基本结构、逻辑功能. 7.1.1 RAM 的结构. RAM 主要由存储矩阵、地址译码器和读 / 写控制电路（ I/O ）三部分组成。 1 ．存储矩阵 RAM 电路结构：一个存储单元可以存储 1 位二值代码，存储单元分为静态存储单元和动态存储单元。

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第 7 章 半导体存储器和可编程逻辑器件

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  1. 《数字电子技术基础》 第7章 半导体存储器和可编程逻辑器件 半导体存储器的分类、 电路结构和工作原理， 存储器扩展容量的连接方法， 应用存储器实现组合逻辑电路的方法。 简单可编程逻辑器件PAL、GAL，的基本结构、逻辑功能

  2. 7.1.1 RAM的结构 • RAM主要由存储矩阵、地址译码器和读/写控制电路（I/O）三部分组成。 • 1．存储矩阵 • RAM电路结构：一个存储单元可以存储1位二值代码，存储单元分为静态存储单元和动态存储单元。 • 存储矩阵由存储单元按照阵列形式排列组成。存储矩阵是16行16列的矩阵，共有256个存储单元，可以存储256个字，每个字的字长为1位，存储容量为256 × 1位。可以写为：存储容量 = 存储字数×位数。

  3. 2．地址译码器 • 为了便于进行读/写操作，要为每一存储单元编写唯一的地址码。256个存储单元编码，28 = 256，需要8位地址码A7～A0。 • 地址译码分为两个部分，行地址译码器A3～A0译码选中的行线为高电平，选中一行存储单元， • 列地址译码器A7～A4译码选中的列线为高电平，选中一列存储单元，行线与列线交叉的存储单元被选中，可以进行读/写操作。地址译码器的译码输出可以有高电平或低电平。地址译码器的输入是n位地址码（地址总线数），输出为可寻址数2n（存储的字数）。

  4. 3．读/写控制电路与片选信号 • RAM由多片组成，系统每次读/写操作只针对其中一片或几片。 • 每片RAM芯片上有片选控制端 ，片选信号 =0选中该芯片，正常读/写操作。 • =1没有选中该芯片，输入/输出端均为高阻态，不能读/写操作。 • 读/写控制电路是存储单元与系统数据总线连接的I/O接口， • 控制电路的读/写操作。 =1控制对存储单元的读出操作， • =0，控制对选中的存储单元写入操作。 • 读写控制电路由缓冲放大器A1、A2和A3组成，当 =0、 =1时，A1导通、A2、A3截止，选中单元的存储数据通过I/O读出； • 当 =0、 =0时，A1截止、A2、A3导通，数据D通过I/O→A2写入原码D，通过I/O→A3写入反码 • 读/写控制电路主要包含数据输入驱动电路和读出放大器，以利于RAM内外的电平能更好地匹配。

  5. 7.1.2 存储单元 • 1．静态存储单元（SRAM） • SRAM的存储单元由锁存器构成。 • 六管CMOS静态存储单元：VT1、VT2和VT3、VT4分别构成反相器，两个反相器构成RS锁存器，存储一位二值代码。VT5～VT8门控管，作模拟开关， • 地址码使Xi和Yj高电平，VT5～VT8导通，选中本单元。 • 读出，RS锁存器的Q端→VT5 →位线相连， →VT7管，存储数据→D端，→I/O电路→数据总线； • 写入，写入数据→I/O电路→D和 端，通过VT7、VT8管和位线Bj、 写入到RS锁存器的Q与 端。 • 采用六管COMS存储单元的芯片静态功耗极小，当片选端加入无效电平时，立即进入微功耗保持数据状态，只需微瓦数量级的功耗就可以保持原存数据不丢失。

  6. 7.2 只读存储器（ROM） • 只读存储器（ROM）是永久性数据存储器。正常工作，只能从ROM读取数据，不能修改写入数据。ROM电路结构简单，断电后数据不会丢失。 • 只读存储器可以分为固定ROM、可编程ROM（PROM）和可擦除的可编程ROM（EPROM）几大类。 7.2.1 固定ROM • 固定ROM（掩模ROM）在出厂时将需要存储的数据用电路结构固定下来，一经写入就无法改写。 • ROM电路3部分组成：存储矩阵、地址译码器和输出缓冲器。 • 4×4 NMOS管的固定ROM电路。 • ROM的2线-4线地址译码器有两个地址输入A1A0，输出4条字线W0～W3，选取存储矩阵中的4个字。 • 存储矩阵由NMOS管存储单元排列组成，存储单元可以存放1位二值代码。 • 输出缓冲器由4个三态缓冲器构成，输出控制端 =0时，存储数据输出到D3～D0端；输出控制端 =1时，输出端呈高阻态。

  7. 存储矩阵按照4行× 4列排列，行线为字线，列线为位线，每个交叉点为一个存储单元 • 有MOS管的存储单元存储数据1，无MOS管存储单元存储数据0。 • 地址译码器地址A1A0=00，输出字线W0高电平，其他字线为低电平。 • W0连接的MOS管栅极高电平，MOS管导通，漏极连接的位线置0，三态缓冲器反相，输出数据D2和D0为1； • 没有MOS管的存储单元位线高电平，反相输出数据D3和D1为0。W1～W3字线低电平，连接的MOS管截止，输出位线通过导通的负载管连接电源VDD，位线置高电平， • 同一位线连接的MOS管和负载管一起构成NMOS与门电路。 • 地址码与输出数据之间关系的数据表。 • 电路存储的数据为4×4位，存储矩阵存储4个字，每字的字长为4位， • 存储容量=字数×位数=4×4位=16。 • 与RAM电路相同，ROM存储矩阵的存储容量就是存储单元总数。

  8. 7.2.2 可编程ROM（PROM） • 熔丝型PROM阵列 • 固定ROM的存储单元可以由二极管、BJT管或MOS管构成。在制造时，厂家利用掩模技术将用户提供的数据写入存储器中， • MOS管存储单元，MOS管的有无，固定在ROM芯片中，用户不能改变。 • 可编程ROM 是由用户一次性可编程写入的芯片，出厂时PROM的存储单元全为1（或为0），用户可将需要写入的数据一次性写入，写入后就再也不能修改。 • 熔丝型MOS管PROM电路，PROM存储单元由MOS管和快速熔断丝构成。 • 出厂时PROM所有存储单元都存入1，用户利用专用的编程器，注入大脉冲电流流过熔丝，将需要写0的存储单元熔丝烧断。 • 熔丝烧断后就不能恢复，PROM是一次性可编程ROM芯片。

  9. 7.2.3 可擦除的可编程ROM • 可擦除可编程ROM存储的数据可擦除重写。 • 可擦除可编程ROM分为光可擦除可编程ROM（EPROM）、电可擦除可编程ROM（E2PROM）和快闪存储器。 • 存储单元用的MOS管的构造不同，擦除、写入方法不同。EPROM用叠栅注入MOS管（SIMOS管），E2PROM用浮栅隧道氧化层MOS管（Flotox MOS管），快闪存储器（Flash Memory）用是与EPROM的SIMOS管类似的快闪叠栅MOS管。 1．光可擦除可编程ROM（EPROM） • EPROM的存储单元叠栅注入管SIMOS。SIMOS管是N沟道增强型的MOS管，有两个重叠的栅极，控制栅Gc和浮置栅Gf。控制栅Gc控制读写，浮置栅Gf长期保存注入电荷。Gf埋在二氧化硅绝缘层，处于电悬浮状态，称为浮置栅。出厂时，SIMOS管的浮置栅内无电荷。 • 编程时，在SIMOS管的漏源之间加高电压（+20～+25 V），发生雪崩击穿，产生很多高能电子；同时在控制栅Gc加高电压脉冲（+25V，50ms），控制栅正脉冲电压的吸引，高能电子穿越SiO2绝缘层到达浮置栅Gf，注入电荷。漏源极间的高电压去掉后，注入的电荷被SiO2绝缘层包围，没有放电通路，可以长久保存（+125℃，70%保存10年以上）。 • 读出操作时，控制栅Gc加正常高电平，漏-源之间产生导电沟道，SIMOS管导通。注入负电荷的SIMOS管须在控制栅加上更高的电压，才能抵消浮栅上负电荷的影响，形成漏-源之间导电沟道。 • 控制栅Gc加正常高电平，注入负电荷的SIMOS管不导通，相当于写入1。

  10. 7.3 存储器的扩展及应用 • RAM和ROM集成芯片都具有扩展功能，可以形成更大容量的存储器。可以用来实现各种组合逻辑函数，RAM和ROM的存储功能可以用在很多数字系统的设计中。 7.3.1 存储器容量的扩展 • 一片RAM或ROM存储容量不满足设计要求，可以将多片芯片进行扩展连接。扩展连接的方法有位扩展和字扩展。 1．位扩展 • RAM或ROM芯片字数满足要求，位数不够用，要进行位扩展。 • 每片RAM 256×1位，每个字只有1位，需256×8位的存储器，要将8片256×1的芯片扩展连接成256×8位。 • 8片256×1芯片的所有地址线、 、 并联，每位I/O端输出一位码。总存储容量扩大8倍。ROM没有读/写控制端 ，其余端子连接与RAM相同

  11. 2．字扩展 • RAM或ROM字数不满足要求，字扩展。将4片256MB×32的芯片扩展成1024MB× 32位的存储器。 • 字扩展要计算地址线：1024=210，1MB=220，扩展后地址线30条，需30位地址码；256=28，扩展前256MB存储器28位地址码， • 增高两位地址码A29A28，接2/4线译码器输入。A29A28=00，译码器Y0输出低电平，片I被选中；A29A28=01，片II选中……译码器的低电平译码输出控制了4片RAM的端。 • 1024 MB存储器扩展连接：将4片RAM的 和A27…A0分别并联，RAM数据输出I/O0～I/O31并接。

  12. 1024 MB × 32位存储器系统的地址分配表 同时位扩展和字扩展，先位扩展，后字扩展。扩展前后存储器的总容量相等。 将256×4位RAM扩展为1024×8位，（256×4）×2×4=1024×8，需要8片256×4的芯片。

  13. 7.3.2 用存储器实现组合逻辑函数 • ROM存储器存放数字系统的运行程序，实现组合逻辑函数。 ROM阵列图 • ROM的地址译码器是一个全译码的与阵列，地址码A1A0输入变量，字线W0～W3为A1A0生成的全部最小项 • 阵列D3～D0为多输出的组合逻辑函数， D3 =Σm(1, 3) D2 =Σm(0, 2, 3) D1 = m1， D0 =Σm(0, 1, 3) • ROM阵列图的字线与位线交叉点为一个存储单元， • 实点表示有MOS管（或二极管、BJT管）存在。 • PROM阵列图的存储单元是可编程的，交叉点用×表示编程为1。

  14. 【例7.1】 用PROM构成码型转换电路，将8421BCD码转换为余3循环码。 • 解：设B3B2B1B08421BCD码输入变量，G3G2G1G0余3循环码输出变量，用16×4位的PROM芯片来实现码型转换电路。 • 地址译码器为固定ROM与门阵列， • 4条地址线输入，16个最小项译码输出（没用到的与门没有画出） • 存储矩阵为可编程或门阵列。 • 应存0的存储单元的熔丝熔断，保留应该存1的字线与位线交叉点的熔丝 • 8421BCD码0111，字线W7为高电平，输出余3循环码为1010，字线W7与位线D2、D0交叉点的熔丝被熔断，阵列图上的×被去掉。

  15. 7.4 可编程逻辑器件（PLD） • 集成电路器件分为小规模集成器件（SSI）、中规模集成器件（MSI）、大规模集成器件（LSI）和超大规模集成器件（VLSI）。 • 数字集成电路从逻辑功能上又可以分为通用型和专用型两大类。 • 中、小规模数字集成电路的器件逻辑功能简单，固定不变，属于通用型。设计复杂的大型数字系统，体积大、功耗高、可靠性差。 • 专用集成电路（ASIC）是为某些专门用途设计的，用量少、成本高，制造周期长。 • 可编程逻辑器件（Programmable Logic Device）兼有通用型和专用型器件的特点，具有集成度高、批量大、成本低和电路可靠性高等特点，是设计数字系统的理想器件。 • 可编程逻辑器件是一种由用户定义和设置逻辑功能的器件，可以通过芯片内部逻辑设计，实现多种数字逻辑系统的功能。灵活性强，处理速度快，可以修改和重复使用。 • 常用可编程逻辑器件： • 现场可编程逻辑阵列（Field Programmable Logic Array，FPLA）、 • 可编程阵列逻辑（Programmable Array Logic，PAL）、 • 通用阵列逻辑（Generic Array Logic，GAL）、 • 复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD） • 现场可编程门阵列（Field Programmable Gate Array，FPGA）。 • CPLD、FPGA集成度较高，高密度PLD，可以满足一般数字系统设计的需要。

  16. 7.4.1 PLD的基本结构和表示方法 • 1．PLD的基本结构 • 可编程逻辑器件PLD由组合逻辑电路和时序逻辑电路基本电路组成。不同的PLD芯片，PAL、GAL、CPLD和FPGA，结构有所区别。 • 组合逻辑电路的输入、输出基本关系用与-或逻辑表示， • 时序逻辑电路由组合逻辑电路加存储电路（触发器）组成，存储电路输出可以反馈到输入电路， • 时序逻辑电路输入和输出的关系简化为：与-或逻辑关系+触发器。 • PLD器件输入：外输入和输出宏单元（OLMC）的反馈输入，可以有原变量输入和反变量输入。输出宏单元电路结构可以通过编程确定，控制输出端口工作方式、输出极性和输出端反馈，输出宏单元的电路结构可以满足组合逻辑设计和时序逻辑设计需要。 • 输出缓冲器采用三态输出电路，可以编程控制其输出状态。

  17. PLD的与阵列和或阵列基本结构 • 输入缓冲器将输入变量表示为原变量和反变量两种形式。 • 与门输入由单线连接，与门输入信号的交叉点用实点连接，为固定连接，存储单元为ROM；与门输入信号的交叉点用×连接，为编程连接， • 与门输入的交叉点没有×连接，为编程断开连接，存储单元为PROM（熔丝连接或熔断，擦除存储单元信息）。 • 输出表达式 • 与门输入的4个连接点的×都未擦除，表示与门未启用，输出为0。 • 按照PLD的与阵列和或阵列是否可编程，可以将PLD分为3种电路结构。 • PROM的基本电路结构是与阵列固定，或阵列可编程； • PLA的电路结构是与阵列和或阵列都可以编程； • PAL和GAL的与阵列可编程，或阵列固定。

  18. 2．PLD的表示方法 • PLD的通用逻辑符号图形。 • (a)可编程与门 • (b)可编程或门 • (c)编程后与门 • (d)与门输出等于0的两种形式， • (e)与门输出为1状态， • (f)两种控制方式的三态输出缓冲器， • (g)输入缓冲器。

  19. 3．可编程逻辑阵列（PLA） • PROM芯片用来实现组合逻辑电路，与阵列为全译码的固定阵列，存储单元具有固定的硬线连接结构； • 可编程逻辑阵列PLA的与阵列和或阵列都是可编程逻辑阵列。 • PLA与PROM阵列的区别是，PROM与阵列是最小项阵列，阵列固定且庞大；PLA与阵列乘积项可编程，实现化简后的最简与或式。 • PLA芯片的利用率高于PROM芯片。 • PLA的规格用输入变量数、与阵列的乘积项数、或阵列的输出端数三者的乘积表示。 • PLA的编程单元有熔丝型和叠栅注入式MOS管。 • PLA输出缓冲器的结构形式除了有三态输出外，还有可编程的异或逻辑输出，也有增加了触发器的时序逻辑型的PLA电路结构。

  20. 【例7.2】 用PLA芯片实现下面的多输出组合逻辑函数。 Y3=Σm(6,7,8,9,10,11,12,13,14,15) Y2=Σm(0,1,2,3,12,13,14,15) Y1=Σm(2,3,6,7,9,11,13,15) Y0=Σm(1,2,5,6,9,10,13,14) • 解：将多输出组合逻辑函数Y3～Y0化简为最简与或表达式： • PLA阵列图 • 8个与门，4个或门，可实现4个最简与或式， • 每个逻辑式可以有8个乘积项。 • 如果用PROM芯片实现逻辑函数Y3～Y0， • 与阵列需要16个4个输入变量的与门， • PLA阵列的每个与门乘积项 • 只有1～2个输入变量， • 只需要8个与门。

  21. 作 业 答 案 7.1 如果存储器的容量为256k×32位，则地址码应取几位？ 答案：2n=256k，地址码应取n=18位。 7.4 试用4k×8位的RAM和译码器构成16k×16位的存储器。 答案：总容量16k×16=4k×8×(4×2)，需要8片4k×8位的RAM。先用两片作位扩展为4k×16位，然后进行字扩展。

  22. 7.5 用ROM设计多输出组合逻辑电路，实现下列一组逻辑函数。 • 答案：

  23. 7.6 试用十六进制数写出如下存储器的最高地址。 • （1）2 k × 4；（2）32 k × 8；256 k × 16 • 答： （1）2k×4；2k=211，(111 1111 1111)2=(7FF)16 （2）32k×8；32k=215，(111 1111 1111 1111)2=(7FFF)16 • 256k×16 ；256k=218， • (11 1111 1111 1111 1111)2=(3FFFF)16

  24. 7.7 试用PLA和J-K触发器设计一个8421BCD码同步加法计数器，画出PLA阵列逻辑图。 • 答案： C = Q3Q0

  25. ROM阵列Y1=∑m(3,4,6,7) Y2=∑m(0,2,3,4,7) PLA阵列 化简

  26. 将256×1的芯片 括展为1024×8的芯片， 先位扩展后字扩展。 计算需要的芯片数量， 总存储单元数相同。

  27. 7.9 画出1k×1位组成8k×8位存储器电路 ，用3/8译码器 先组成1k×8位的存储器，先位扩展；后字扩展

  28. 8k×8存储器需要13位地址码，高3位接在译码器

  29. 7.8 画出2片1024×8的组成1024×16位的存储电路 1024×8 ×2= 1024×16

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