概述 基本 RS 触发器 几种时钟触发器的逻辑功能 触发器的选择和使用

1. 第4章 集成触发器 概述 基本 RS 触发器 几种时钟触发器的逻辑功能 触发器的选择和使用

2. 本章教学基本要求 本章教学基本要求： 掌握 RS触发器、JK触发器、D触发器的逻辑功能 了解触发器的主要参数 熟悉 RS触发器、JK触发器、D触发器的电路结构、工作原理和触发方式

3. 概 述 在数字电路系统中，经常采用触发器以及由它们与各种门电路一起组成的时序逻辑电路。 时序逻辑电路的特点是：输出状态不仅取决于当时的输入信号状态，而且还与原输出状态有关。 电路结构上存在反馈，使时序逻辑电路具有记忆功能，即在输入信号作用撤消后，能保持在输入信号作用时所具有的输出状态。

4. 按有无动作的统一时间节拍（时钟脉冲）来分:有基本触发器（无时钟触发器）和时钟触发器。按有无动作的统一时间节拍（时钟脉冲）来分:有基本触发器（无时钟触发器）和时钟触发器。 按电路的结构来分:有主从触发器、维持阻塞触发器、边沿触发器和主从型边沿触发器等。 按逻辑功能来分:有 RS触发器、D触发器、JK触发器、T触发器、T’触发器。 触发器的分类方法有三种：

5. 触发器的基本特性 有两个稳定状态(简称稳态):用来表示逻辑0和1。 在输入信号作用下，触发器的两个稳定状态可相互转换(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。 一个触发器可存储 1 位二进制数码

6. 4.1 基本 RS 触发器 一、电路结构： 由两个与非门构成, 两个输出端,一个为Q,一个为 .正常情况下, 两个输出端是逻辑互补的,即一个为0,一个为1。两个输入输。“R”、“S”上面的非线,表示这种触发器输入信号为低电平有效.

7. 二.基本工作原理 规定：以Q输出端的状态为 触发器的状态 1、有两个稳定的状态 当Q=1时,G1输入端全为1,则G1输出为0, G2输入端有0,则G2输出端为1。 1 0 1 当输入端全为1时,输出端不变 0 1 1 1

8. 1、有两个稳定的状态 当Q=0时,G1输入端有0,则G1输出端为1, G2输入端全为1,则G2输出端为0 1 0 0 当输入端全为1时,输出端不变 0 1 1

9. 2、在低电平信号作用下,触发器可以从一个稳态转换到另一个稳态2、在低电平信号作用下,触发器可以从一个稳态转换到另一个稳态 1 0 置0端 1 G1输入有0,则G1输出端为1, G2输入全为1,则Q=0. Q由1变为0 1 0 1

10. Q = 0 R= 1 2、在低电平信号作用下,触发器可以从一个稳态转换到另一个稳态 0 1 Q由0变为1 1 0 G2输入有0,则Q=1,G1输入全为1,则G1输出端为0 置1端

11. 3、失效的状态 正常情况下,两上输出端逻辑互补,但此时为非正常状态,不能使用该输入信号。 1 1 0 0

12. 二、 端称为置0端：从1态换0态必须使 端称为置1端：从0态换1态，必须使 特点： 一、当电路进入新的稳定状态后，即使撤销 了输入信号，触发器翻转后的状态也能够稳定的 保持。

13. 三.逻辑功能的表示方法 (1) 真值表 与非门组成的基本RS触发器的真值表

14. (3)用时序图(波形图)表示 (2)用逻辑符号图表示 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 不定 0 0 0

15. (4) 或非门构成的基本 RS 触发器 电路结构: 输入端为高电平有效.

16. 逻辑功能的表示方法 或非门组成的基本RS触发器的真值表 演示 演示 演示 演示

17. 与非门和或非门基本RS触发器组成的真值表 输入端各自取反,其真值表相同.

18. 例：用RS触发器构成无抖动开关 在机械开关扳动或按动过程中,一般都存在接触抖动,在几十毫秒的时间里连续产生多个脉冲,如图(a)、(b)所示。这在数字系统中会造成电路的误动作。为了克服电压抖动，可在电源和输出端之间接入一个基本RS触发器，在开关动作时，使输出产生一次性的阶跃，如图（c）、（d）所示，这种无抖动开头称为逻辑开关。若将开关S来回扳动一次，即可在输出端Q得到无抖动的负的单拍脉冲。如图（c）输出端的波形。

19. 四.基本RS触发器的优缺点 电路简单，是构成各种触发器的基础。 优点 (1). 输出受输入信号直接控制，不能定时控制。 缺点 (2). 有约束条件。

20. 4.2几种时钟触发器的逻辑功能 基本RS触发器属于异步式或称为无时钟触发器，动作特点是当输入的置0或置1信号一出现，输出状态就可能随之而发生变化。触发器状态的转换没有一个统一的节拍. 在使用触发器时,往往要求按一定的节拍动作。这种触发器有两种输入端：一种是决定其输出状态的数据信号输入端（如RS触发器的置0、置1端R和S），另一种是决定其动作时间的时钟脉冲（Clock Pulse），简称CP输入端。 具有时钟脉冲输入端的触发器称为时钟触发器。

21. 指触发器在输入信号变化后的状态，用 Qn+1 表示。 次态 指触发器在输入信号变化前的状态，用 Qn表示。 现态 触发器的现态和次态的表示

22. 1、电路组成及逻辑符号 它是由基本RS触发器和用来引入R、S及时钟脉冲CP的两个与非门而构成，如图所示。 同步 RS触发器

23. 2.逻辑功能分析 分析电路可知，在 CP=0 期间， 触发器不动作。在CP=1 期间，R和 S端的信号经倒相后被引导到基本RS触发器的输入端 端和 端。在 CP作用下，新状态 是输入信号R和 S 及原状态 的函数，即 = F(R,S, ) 输入端全为1的基本RS触发器 输入状态保持不变. 时钟触发器逻辑功能的表示方法除使用真值表（特性表）、符号图、时序图（波形图）以外，还用特性方法、状态转换图（或转换表）来表示。 1 1 0 1 1

24. (1)真值表 同步 RS触发器的真值表如表所示。其功能与基本 RS 触发器相同，但只能在 CP=1 到来时状态才能翻转。 同步RS触发器的真值表 演示 演示 演示 演示

25. 将 作为输出变量,把S、R和 作为输入变量填入卡诺图，经化简得特性方程 （约束条件） （3）状态转换图 将触发器两个稳态0和1用两个圆圈表示，用箭头表示由现态到次态的转换方向，在箭头旁边用文字符号及其相应信号表示实现转换所必备的输入条件，这种图称为状态转换图。 (2)卡诺图与特性方程 是指不允许将R和S同时取为1，所以称为约束条件。

26. 3、同步RS触发器的空翻问题 给时序逻辑电路加时钟脉冲的目的是统一电路动作的节拍。对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步RS触发器在一个时钟脉冲作用下，触发器的状态可能发生两次或两次以上的翻转，这种现象称为空翻。出现空翻现象有以下两种情况： （1）在CP=1期间，如果输入端的信号R和S再有变化，可能引起输出端Q翻转两次或两次以上。 如图所示，保证在CP=1期间只变化一次，则要求在CP=1期间不允许R和S的输入信号发生变化。

27. （2）当同步RS触发器接成计数状态时，容易发生空翻。（2）当同步RS触发器接成计数状态时，容易发生空翻。 设Q=0，当CP=1脉冲到来时，G4输出0，G2输出1，Q由0变为1。如果CP=1继续保持，G3输出0，引起 由0变以1，而Q由1变以0。此时出现空翻。 1 0 1 0 1 0 1 1 0 0 1

28. 主从CMOS边沿D触发器 主从CMOS边沿D触发器 1、电路结构及符号 包含主触发器和从触发器两大部分及其控制门，传输门由两个互补的信号C和非C控制。D为数据输入端，Q和非Q为输出端。SD、RD为异步直接置位（置1）和复位（置0）端。 所谓异步是复位和置位时不受时钟脉冲CP的控制。

29. 2、工作原理和逻辑功能分析 （1）异步复位和置位功能 两个输出端和SD、RD构成或非门基本RS触发器。 无论CP处于何种状态 SD=1，RD=0 SD=0，RD=1 只有RD=SD=0时，才能使CP、D产生逻辑功能。

30. （2）D和CP的触发作用 分析RD=SD=0时，D触发器的工作情况。 CP=0 时，C=0，TG1、TG4导通，TG2、TG3截止，主、从触发器之间由TG3隔离，使信号锁存于主触发器；从触发器通过TG4闭环反馈自锁，保持原来Q的状态。 RD=SD=0 时，

31. CP=1时，C=1，TG1、TG4截止，TG2、TG3导通，输入通道被封锁，主触发器通过TG2保持CP上升沿到来前的一瞬间所接收的D信号，而从触发器Q的状态根据Z1的状态变化而变化。CP=1时，C=1，TG1、TG4截止，TG2、TG3导通，输入通道被封锁，主触发器通过TG2保持CP上升沿到来前的一瞬间所接收的D信号，而从触发器Q的状态根据Z1的状态变化而变化。 主从触发器由互补的时钟脉冲分别控制两部分。 它具有边沿触发器的特性，故称为主从型边沿D触发器。

32. 特性方程 3、D触发器逻辑功能的表示 D触发器具有置0，置1的功能。 当CP上升沿触发

33. D触发器的真值表和状态转换图

34. 维持阻塞边沿D触发器 1、电路结构和逻辑符号

35. 输入端D, 为异步置位端， 为异步复位端。作用是人为地置1或置0，连线1，2，3，4分别称为置0维持线，阻塞置1线，置1维持线和阻塞置0线。 各组成部分的功能

36. SD=RD=1，D=0，CP=0时，G3、G4、G6输出1，G5输出0， ，Q保持不变。 SD=RD=1，D=0，CP=1时，G4输出为0， ，G6不变，G3，G5组成的基本RS触发器输入全为1，输出保持不变， 。G1、G2组成的RS触发器置0。 维持阻塞D触发器工作原理 D=0时

37. SD=RD=1，D=1，CP=0时，G3、G4输出1，G6输出0，G5输出1。SD=RD=1，D=1，CP=0时，G3、G4输出1，G6输出0，G5输出1。 SD=RD=1，D=1，CP=1时，G3输出0，Q置1。 线1、2的作用保证D=0时，在CP上升沿瞬间使触发器置0。线3、4的作用保证D=1时，在CP上升沿瞬间使触发器置1。这样的触发器具有抗干扰能力、工作稳定可靠。

38. 例已知维持阻塞边沿D触发器输入CP和D信号的波形（已知 ），如图所示，试画出输出端Q和 的波形。

39. 负边沿JK触发器 负边沿触发器输出状态是根据CP下降沿到达瞬间输入信号的状态来决定的。而在CP变化前后，输入信号状态变化对触发器状态都不产生影响。 1、电路结构

40. 1、CP=0时，B、B’、G3、G4同时被CP封锁，P=P’=1,门A、A’是打开的，基本RS触发器1、CP=0时，B、B’、G3、G4同时被CP封锁，P=P’=1,门A、A’是打开的，基本RS触发器 通过A、A’的反馈互锁保持不变。 设 2、工作原理和逻辑功能分析 2、CP=1时，门BB’被解除封锁，基本RS触发器的状态可以通过B，B’继续保持状态不变，这时各门输出函数式为 无论J、K如何改变，输出均不改变。

41. （1）CP由0到1的上升沿到来 瞬间，G3、G4延时，B,B’先打 开，先有 然后 出现 。此 时与CP=1时情况相同， J、K不起作用。 3、CP的上升沿和下降沿的瞬间电路工作状态的变化。

42. （2）在CP由1到0的下降沿瞬间，G3、G4的延迟，B=B’=0，P、P’要保持一个tpd的延迟，此时，（2）在CP由1到0的下降沿瞬间，G3、G4的延迟，B=B’=0，P、P’要保持一个tpd的延迟，此时， A，A’与或非门构成基本RS触发器，此时 代入同步RS触发器的特性方程式，得到 0 0 此后，门G3、G4被CP=0封锁，P=P’=1，触发器状态Q不再受JK触发器信号变化的影响。 由此可知，该触发器只有在CP下降沿的时刻，才能使输出Q发生变化，具有边沿触发的特点。 0

43. 当J=K=0时， ；J与K相反时， 状态随J；J=K=1时， 。即0、0不变；0、1出0；1、0出1；1、1翻转。 4、由特性方程所得的真值表 JK触发器的真值表

44. 5、JK 触发器的状态转换图和激励表

45. Q=0， 例 对负边沿JK触发器加输入信号CP、J、K波形如图所示，图中J 端存在窄干扰脉冲，试画出输出端Q的波形。 0、0不变，0、1出0；1、0出1。1、1翻转。 不变 不变

46. T 触发器和T’ 触发器 T和T’触发器的逻辑功能 T和T’触发器是一种可控翻转触发器。 在CP的作用下，根据输入信号T情况的不同，决定触发器是否翻转。当T=0时，CP作用沿到来触发器并不翻转，保持原状态；当T=1时，CP作用沿到来，触发器将发生翻转。 T’触发器，CP作用沿到来时，其状态一定发生翻转，所以其功能就是令T=1的T触发器。 T和T’触发器无独立产品。

47. 用JK、D 触发器转换实现T和T’触发器 由 JK触发器构成的 T,T’触发器 输入全为1 输入为T 用 D触发器构成的 T,T’触发器

48. 4.3 触发器的选择和使用 各种触发器具有不同的逻辑功能，即使功能相同，不同系列的触发器在结构、性能等方面也有差异，在使用中注意处理好一些实际问题，综述如下： 基本RS触发器及其性质是触发器电路的基础。同步RS触发器，在基本RS触发器的基础上加入时钟脉冲，缺点是有空翻现象。实用的集成时钟触发器分为主从型、边沿型和主从边沿型。 同步触发器有空翻现象，只能用在脉冲高或低有效电平作用期间输入信号不变的场合。

49. 边沿触发方式分上升、下降沿触发，无空翻，抗干扰能力强，但使用这种触发器时，对时钟脉冲的边沿要求严格。时间不能长，防止电路无法正常工作。边沿触发方式分上升、下降沿触发，无空翻，抗干扰能力强，但使用这种触发器时，对时钟脉冲的边沿要求严格。时间不能长，防止电路无法正常工作。 主从触发器也无空翻，但采取双拍工作方式，主触发器可能误动作，抗干扰能力依然较弱， 由于电路实际上存在延迟时间，所以 ，时钟输入和信号输入在作用时间上应当很好配合，否则就不能可靠地工作。要求信号输入在CP 有效作用沿前、后各有一段时间保持不变。 在选用时根据需要从速度、功耗、功能、触发方式等方面考虑。 设置直接置0、置1为使用触发器提供了方便。

50. 本章小结 触发器构成数字系统的基本逻辑单元，具有记忆功能，用于构成时序逻辑电路。 触发器有两个基本特性：①有两个稳定状态；②在外信号作用下，两个稳定状态可相互转换，没有外信号作用时保持原状态不变。因此，触发器具有记忆功能，常用来保存二进制信息。