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數位邏輯

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數位邏輯 - PowerPoint PPT Presentation


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數位邏輯. 1.1  數量的表示法 數量 (quantity) 是指可量測大小的物理量或事件可計數的次數,它應該與單位一並表達的,例如 10 公里、 3 伏特、 60 次/每秒、 -2.3 安培等等。然而在實際的運算過程中,往往會先忽略其單位以求方便,此時我們關心的是數量中的值 ( 大小 ) 而非量 ( 單位 ) ,也就是數學中所定義的正或負的實數了。

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1.1 數量的表示法

數量(quantity)是指可量測大小的物理量或事件可計數的次數,它應該與單位一並表達的,例如10公里、3伏特、60次/每秒、-2.3安培等等。然而在實際的運算過程中,往往會先忽略其單位以求方便,此時我們關心的是數量中的值(大小)而非量(單位),也就是數學中所定義的正或負的實數了。

在日常生活中我們是如何表達數(量)的大小呢?人類遠古時代會用結繩計事法來記錄某事發生的次數,也就是當某事發生一次就在繩索上打一個小結,當結打多了發現繩索不夠用,就將十個(並未考證)小結解開而以一個大結來代替。阿拉伯人用0.1.2.3.4.5.6.7.8.9十個數字符號加上個、十、百、千、萬等權值來表示數的大小,相類似的計法在中國春秋戰國時代的《老子》中就有“善數者不用籌策”的記述(註),其中「籌」指的就是用以計數的直條物,可用木、竹、骨、牙、鐵、玉等材料製作,將籌組合起來分別代表1至9的數目字(如圖1.1-1),而0就空著表示沒有。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

補充資料(一)

歸納與整理(一)

問題與討論(一)

學後評量(一)

學習與生活(一)

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第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

補充資料(一)

歸納與整理(一)

問題與討論(一)

學後評量(一)

學習與生活(一)

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1.2 數位系統和類比系統

任何一個物理量的值,我們都可以將它轉換為電壓的大小,以便我們針對此值加以運算或儲存,此時可以處理此值的電路可分為數位(digital)及類比(analog)兩種系統,現在我們以一個簡單的音波放大電路為例,分別敘述及比較如下。

1.2-1 數位系統

如圖1.2-1所示,當一個人對著麥克風說話的時候,麥克風會將音波轉換成連續的電波,而數位系統首先要做的就是將此連續的電波分成很多的片段,每一片段得到的電壓稱為取樣電壓,然後將取樣電壓依其大小付予一個相對的二進制的值(數碼),這樣的處理稱為類比至數位轉換(A/D),轉換後的數碼再經過數位處理機加以運算,以此例而言運算的目的在將輸入的數碼乘以使用者要求的倍數,因此經過數值處理機運算後得到另一組數值較大的碼,此數碼再經由數位至類比轉換(D/A)電路轉換成電壓,一個連續的輸入電壓經由處理後至類比輸出端已是被放大的電波了,由於此種系統負責處理放大倍數的電路是數位處理機(一般電腦包含的功能),主要作用在於數碼的運算及處理,因此本例可稱為是一個數位系統的放大器了。

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1.2-2 類比系統

如圖1.2-2所示,麥克風輸入的電波經由一個電波放大器,直接將輸入的電波以電晶體原有的放大特性加以放大,此種音波放大的過程未經任何的數位處理,而且輸入至輸出電波都是連續性的,不像數位系統中會將輸入電波分成許多非連續性的片段來處理,因此我們可稱此放大器是屬於類比式的放大器。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

補充資料(一)

歸納與整理(一)

問題與討論(一)

學後評量(一)

學習與生活(一)

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1.2-3 數位與類比系統的比較

數位與類比兩種系統在不同的場合各有其優缺點,但時至今日樣樣都講求數位化的好,必然有其關鍵之處,請看以下分析。

(1)數位系統的運算精確而類比系統誤差較大

以前例而言,假設輸入電波經取樣後的電壓是1V,經類比至數位轉換後的編碼是0001(此碼表示數目1),經過數位處理機加以運算後的值是0010(此碼表示數目2),再經由數位至類比轉換至輸出端就得到2V的電壓。同理,若數位處理機所設定的放大倍數不變,取樣電壓上升為2V時,經類比至數位轉換後的編碼即是0010,再經過數位處理機加以運算後的值必然是0100(此碼表示數目4),最後經由數位至類比轉換至輸出端就得到4V的電壓。換句話說,數位處理系統對於每一個取樣電壓做了相同倍數的放大,在此例中為2倍。然而,同樣的將1V輸入類比放大器,並調整放大器的增益(放大倍數)為2,因此輸出為2V,但是將2V輸入類比放大器時,我們得到的放大電壓可能是3.8V或4.1V,而非應有的放大電壓4V,此種誤差乃電晶體放大電路先天的特性使然,尤其是溫度變化較大的環境之下,運算值(本例是指放大倍數)就不如數位系統來得穩定可靠,所以精確的處理對於類比系統考慮就較為困難了。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

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(2)數位系統較類比系統不容易被雜訊干擾

數位系統在運算的過程中所處理的信號電壓不是高(代表1的電壓)就是低(代表0的電壓),高低之間會留有一段容易區分的距離,此種距離容忍了一些雜訊的重疊干擾,使得數位系統分辨代表數值的高低信號不至錯亂,所以運算的結果也是穩定精確的。然而,類比系統將小信號直接透過(電晶體)放大器放大,在放大的同時雜訊也跟著被放大了,其放大的結果就可想而知了。

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1-2 數位和類比系統

1-3 邏輯與脈波準位

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(3)數位系統的信號儲存較類比系統容易

數位系統儲存信號時,儲存的是代表信號的數碼,而數碼可由任何1或0的型態組合,例如磁場的「強」與「弱」或「N極」與「S極」,電壓的「高」與「低」,光線的「有」與「無」,所以數位系統可儲存信號的裝製種類很多,包括磁帶機、磁碟機、隨機存取記憶體(RAM,一種以電壓儲存的記憶體)、光碟機,甚至以打孔區分有無的紙帶,以鉛筆塗抹的答案卡,都是數位系統可儲存的裝置。然而,類比系統為了要依振幅比例將信號電壓儲存下來,可以用到的方式,市面上可以看到的就只有錄音或錄影帶了,早期我們也用金屬板或塑膠板刻下音波的振幅做成唱片,但是現在已經很難找到了,因為儲存後的效果和保存期限實在不能和數位系統的CD(compact disk)相比。

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1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

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(4)數位系統的信號編輯較類比系統容易

所謂信號編輯是指信號源的複製、修改、剪接、加回音特效、兩個以上信號源的混合等等,這對於數位系統而言只是對於一連串編碼的移動或再運算,通常一部桌上型電腦即可完成,但對於類比系統的音源編輯而言,就可能需要多台的錄音機、混音器、可程式編輯控制機等等,而且操作上對於時間點的掌握是相當麻煩的。

綜合以上的分析比較,我們知道數位系統絕對是優於類比系統的,但是數位系統是不是就沒有缺點了呢?我們仔細觀察圖1.2-1中數位至類比轉換後之輸出,它仍然是由很多片段所組合成的波形,嚴格的說它與未放大前的波形相比是失真的波形,只有取樣的次數(頻率)增加時,它會更接近原來的波形,但隨著輸入電波的頻率增高,取樣頻率就要更高,這樣一來數位系統中所有電路的處理速度都要增高,儲存取樣資料的記憶容量也得要增大,這些都是我們以後在研究數位電路必須留意的地方。

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1-2 數位和類比系統

1-3 邏輯與脈波準位

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1.3 邏輯準位與脈波準位

前節中曾經談到數位系統運算處理的編碼都是非0即1的信號,此處所說的「0」、「1」所代表的是一種邏輯上的運算值,我們常習慣的將「0」、「1」代表「無」、「有」,或者是「失敗」、「成功」,或者是「假的」、「真的」等等。談到用來區分電壓時我們很快的會想到「0」、「1」所代表一定是「無電壓」、「有電壓」,其實「低電壓」、「高電壓」或「負電壓」、「正電壓」是可以的,甚至於「0」代表「高電壓」,「1」代表「低電壓」也未嘗不可。在電路的定義中我們將「0」代表「低電壓」,「1」代表「高電壓」稱為正邏輯,將「1」代表「低電壓」,「0」代表「高電壓」稱為負邏輯,而我們沒有特別聲明時都是以正邏輯來看待電路的。

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1.3-1 邏輯準位

那麼什麼是邏輯準位呢?數位系統的電路中必須依輸入電位的高低來判斷是邏輯「1」還是邏輯「0」,以正邏輯而言在輸出時也必須保證所輸出的電位在邏輯「1」之上或邏輯「0」之下,這些輸入電位及輸出電位在邏輯上的界定稱為邏輯準位。如圖1.3-1所示,我們將輸入小於等於VIL的電壓被視為邏輯「0」,輸入端大於等於VIH的電壓被視為邏輯「1」。又如圖1.3-2所示,輸出一個邏輯「0」的電壓以VOL表示,輸出一個邏輯「1」的電壓以VOH表示。

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1.3-2 脈波準位

在數位系統電路中除了邏輯準位關係了運作的結果,還有一種經常出現的信號就是脈波(pulse),脈波可由一個穩定的邏輯狀態迅速改變成另一個邏輯狀態,經一段時間後又回復原來的狀態,它在數位電路中可被應用為延遲、觸發電路的工作,如果是週期性的脈波就會被利用來計時或做為系統同步動作所需的系統時脈。由於脈波的應用通常與時間有關,因此我們除了瞭解波幅對邏輯準位之關係外,尚需瞭解一些與脈波時間有關的名詞和定義。

脈波在最低位準與最高位準之間的振幅稱為脈波幅度,從最低位準變化到最高位準稱為脈波正緣,從最高位準變化到最低位準稱為脈波負緣。脈波幅度的百分之10到百分之90所需時間稱為上升時間t r,脈波幅度的百分之90到百分之10所需時間稱為下降時間t f,若脈波來至某數位電路的輸出,其上升時間及下降時間越短,表示此數位電路反應速度越快。

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週期性脈波以脈波幅度50%處所經時間長度稱為脈波寬度PW,兩個脈波之間的間隔稱為空間寬度SW。一個脈波重復一次所需時間稱為脈波週期T,脈波寬度與週期之比稱為工作週期(duty cycle)。一個連續性的脈波經常用來做為系統中協調各電路何時動作的基準,而工作週期則可讓電路知道自己工作時間的長短。

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1.4 數位積體電路

積體電路簡稱IC(integrated circuit),是利用精密的微電子元件製作技術,將電子電路微縮在極小的晶片上,體積雖小功能或用途卻很多,專門做為數位系統使用的積體電路,就稱為數位積體電路(digital IC)。最小功能的數位積體電路就是用來做為基本邏輯運算的邏輯閘,若依每一積體電路含多少邏輯閘元件來區分數位積體電路,可分為:

小型積體電路(small-scale integration簡稱SSI,含12個以內的邏輯閘)

中型積體電路(medium-scale integration簡稱MSI,含100個以內的邏輯閘)

大型積體電路(large-scale integration簡稱LSI,含1000個以內的邏輯閘)

超大型積體電路(very large-scale integration簡稱VLSI,含1000個以上的邏輯閘)

若依製造技術的不同,數位積體電路又可分為兩類,一為雙極技術(bipolar technique),另一為單極技術(unipolar technique)。所謂雙極技術是指積體電路內使用的電晶體元件在傳遞電流時含有電子及電洞兩種載子,而單極技術使用的電晶體元件在傳遞電流時僅有電子或電洞其中一種。

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1.4-1 雙極技術

若再以電晶體的工作點(註)來區分,雙極技術中的數位積體電路又可分為飽和型及非飽和型兩種。

飽和型包括:

RTL(resistor-transistor logic 電阻-電晶體 邏輯)

DTL(diode-transistor logic 二極體-電晶體 邏輯)

TTL(transistor -transistor logic 電晶體-電晶體 邏輯)

非飽和型包括:

ECL(emitter-coupled logic 射極-耦合 邏輯)

CTL(complementary-transistor logic 互補-電晶體 邏輯)

飽和型中電晶體工作於飽合(完全導通)與截止(完全斷路)兩種狀態,故一般的工作電位變化較大,因此邏輯狀態的轉換時間較長,反應速度較慢。 而非飽和型中電晶體工作於非飽和狀態,邏輯狀態的轉換時間減少,反應速度可以增加,但電力消耗較飽和型來得大。因此,以反應速度及電力消耗的條件考慮下,使用最普片的是TTL,要求高速反應時就採用ECL。

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1.4-2 單極技術

在單極技術方面,市上的數位積體電路可分為MOS及CMOS兩類,MOS(metal-oxide-semiconductor 金屬-氧化物-半導體)是一種利用電場感應在半導體上使其能夠控制電流大小的元件,依半導體材料又可區分為N型MOS及P型MOS,俗稱NMOS及PMOS,NMOS對正電壓產生感應電流,PMOS對負電壓產生感應電流,由於MOS晶片裝填密度(註)遠高於雙極型的數位積體電路,製造上也比較簡單,因此LSI和VLSI大部份都採用MOS技術,反應速度較慢是它的缺點。CMOS(complementary MOS)則是利用NMOS及PMOS在電路中電壓極性對電流導通的互補特性來設計電路,使得電路在導通與截止之間更為省電,由於CMOS數位積體電路使用的電力極微,而且有著較高的抗雜訊能力,速度不及TTL是其唯一的缺點,但隨著製程的改良,CMOS系列在速度上也有趕上TTL的產品。

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目前以中小型數位積體電路的市場需求來看,編號74跂系列的TTL以及編號40跂、45跂系列的CMOS顯然以成為市場主流,74跂系列的TTL使用固定的5V電源,主要的市場性在於速度較CMOS快,電流的輸出能力較大,而40跂、45跂系列的CMOS不但省電,還有功能種類多,雜訊容忍度較TTL大,電源可由3V至15V均可使用的優點。目前以中小型數位積體電路的市場需求來看,編號74跂系列的TTL以及編號40跂、45跂系列的CMOS顯然以成為市場主流,74跂系列的TTL使用固定的5V電源,主要的市場性在於速度較CMOS快,電流的輸出能力較大,而40跂、45跂系列的CMOS不但省電,還有功能種類多,雜訊容忍度較TTL大,電源可由3V至15V均可使用的優點。

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1.5TTL与CMOS

TTL与CMOS的逻辑准位

TTL与CMOS都是数字集成电路的一种,为了保证个家厂商的产品能够在一个电路中相互使用,所以必须界定一些电气规格提供厂商依循,而逻辑准位是数字系统能够正确运作的依据,以下的表格规定了TTL与CMOS的输入与输出位准。

TTL与CMOS的逻辑准位IC种类VOLVOHVILVIH备注TTL小于0.4V大于2.4V0.8V以下2.0V以上TTL电源为5VCMOS约0V约VDD30% VDD以下70% VDD以上VDD为3~15V例S1-1

某TTL输入端测量电压为3.2V,请问这是属于逻辑「0」还是逻辑「1」?

答:3.2V>2.0V,在VIH之上故为逻辑「1」。

例S1-2

某CMOS使用5V电源,输入端测量电压为3.2V,请问这是属于逻辑「0」还是逻辑「1」?

答:3.2V/5V=0.64,未及70% VDD以上也不在30% VDD以下,故非逻辑「1」也不是逻辑「0」,此电压意味着送出3.2V的组件故障或电路设计错误。

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TTL与CMOS的噪声免疫性(Noise Immunity)

TTL的VOL 普通约为0.2V最差时为0.4V,而VIL 只要在0.8V以下即可,所以当一个TTL输出VOL 到另一个TTL时可以忍受0.4V的噪声干扰,因为VOL 本身的0.4V加上噪声的0.4V为0.8V还在VIL 的判断之内。同理,TTL输出VOH 到另一个TTL时同样可以忍受0.4V的噪声干扰,因为VOH -VIH =2.4V-2.0V=0.4V。

CMOS电源VDD为5V时的VOH约为5V, VIH为0.7 VDD =3.5V,此时VOH -VIH =5V-3.5V=1.5V,而VOL约为0V, VIL为0.3 VDD =1.5V,VIL -VOL =1.5V-0V=1.5V,故CMOS在电源VDD =5V时的噪声容忍电压为1.5V,我们发现CMOS比TTL的噪声容忍电压大多了。

噪声容忍电压的计算为VOH -VIH 或VIL-VOL较小者

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各種數位邏輯積體電路簡介

RTL電路

一種由電阻和電晶體組合的邏輯電路,判斷邏輯準位的方式是以輸入端迴路電流特性而定,當輸入的電壓VI低於電晶體導通電壓時,就沒有導通電流IB,電晶體C-E間成開路狀態(截止),若輸入的電壓Vi高於電晶體導通電壓時,而且電壓越高C-E間導通就越多,換句話說這種邏輯族的的邏輯輸出準位會受到輸入準位的影響,所以使用時輸入的邏輯準位必需保持足以讓RTL能夠截止或飽和的電壓,才能保證下一級的邏輯電路能夠正常判斷,因此這已是一個被淘汰的邏輯族。

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DTL電路

DTL是一種電晶體電路加上二極體所設計的邏輯電路,它利用了二極體順向導通電壓(約0.7V)的特性,提高邏輯電路VIH的準位電壓,以及在電晶體基極加上負的偏壓,當二極體電路斷路時能夠迅速使電晶體截止 改善了RTL輸入電壓對輸出邏輯準位的不良影響,但是需要正負雙電源的設計,目前也不見有數位系統採用這邏輯電路了。

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TTL電路

TTL以電晶體做為邏輯判斷及邏輯輸出的主要元件,輸入端的電壓低於0.8V為VIL,高於2.0V為VIH,這兩個電壓點之間的範圍是一個邏輯準位的不明確區,設計電路時要避免有此範圍的電壓輸入。TTL的輸出端由兩個串接的電晶體負則輸出邏輯準位電壓,Q3負責接通VCC,Q4負責接通地電位,使得VOH保証大於2.4V,VOL保証小於0.4V,邏輯「1」與「0」間更為明顯,變化也較RTL、DTL迅速。由於要保証輸入及輸出的邏輯界定,電源必須為固定值,以74跂為編號的是商用IC,電源為5V,容許誤差為±0.25V,工作溫度範圍為0°C到70°C,54跂為編號的是軍用IC,電源也是為5V,誤差可以大一點為±0.5V,工作溫度範圍為-55°C到125°C。

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TTL發展至今以已有多種改良產品,以表格方式介紹及比較於下:TTL發展至今以已有多種改良產品,以表格方式介紹及比較於下:

傳遞延遲:輸入邏輯準位後到輸出反應正確所需時間,此時間越短邏輯電路反應速率越快。

功率消耗:電路工作時所消耗的電能,此值越小越省電。

標準型、低功率、高速型差異在於電路中使用電阻的阻值,以標準型做比較時低功型率較大高速型較小,而電阻大者功率消耗較小,但傳遞延遲較大。

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1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

補充資料(一)

歸納與整理(一)

問題與討論(一)

學後評量(一)

學習與生活(一)

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slide23
肖特基(Schottky)型TTL:將電晶體全部改採肖特基電晶體的TTL(圖S1-5),肖特基電晶體是一種在集-射極間加有肖特基二極體的電晶體,如圖S1-4所示,肖特基二極體的切入電壓約0.3V,電晶體的VBE約0.7V,VCE=VBE-VBC=0.4V而電晶體之飽和電壓VCE(sat)=0.2V,故電晶體之VCE 下降至0.4V時,IB被肖特基二極體分流不再進入電晶體基極,因此肖特基電晶體不會進入飽和區,所以交換速率較快。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

補充資料(一)

歸納與整理(一)

問題與討論(一)

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學習與生活(一)

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CTL電路

互補式電晶體邏輯閘(Complementary Transistor Logic ; CTL)的電路特徵,是擁有一個集極回受偏壓的設計,如下圖中的Q3偏壓電路可以針對與它並接的電晶體做互補的動作,將Vf調節在某個範為之內,透過射極隨耦電路(Q4)的輸出與其他CTL電路相接時,這個電壓(Vf-0.7V)高態時不會造成輸入端電晶體(本例為Q1、Q2)飽和,低態時亦不會造成電晶體截止,所以CTL是屬於非飽和快速型的邏輯族,主要用在大型電腦的設計中。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

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ECL電路

射極耦合邏輯閘(Emitter Coupled Logic;ECL),利用了差動放大器的電流互補特性,使其輸出因為差動放大器的電流轉移產生邏輯準位,所以又被稱為電流式邏輯(Current-Mode Logic;CML)。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

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圖S1-7中的Q3與Q2或Q1構成差動放大器,若Q2及Q1之輸入邏輯準位為「0」,則Q2、Q1截止,使得C3電壓為0V,此時共射極電流IE全部流經Q3, 300Ω的電壓降為2.8178mA?00Ω=0.845V,則C3電壓為0-0.845= -0.845V。反之,當Q2或Q1之輸入邏輯準位有一者為「1」,則共射極電流IE會全部轉移至Q2或Q1輸入為「1」的那一個,因此C2電壓轉為-0.845V,C3電壓轉為0V,-0.845V與0V經射極隨耦電路(Q4、Q5)輸出後約為-1.5V及-0.7V即為ECL的VOL及VOH。

ECL工作時,從Q1、Q2、Q3 的VCE最小電壓為VC-VE = (-0.845V)-( -1.875V)=1.03V,可以得知電路內的電晶體並不會進入飽和區(VCE =0.2V),所以是一種非飽和邏輯,交換速率可很快,傳遞延遲僅2nS,但雜訊免疫力只有175mV左右。

ECL使用負電源,還有兩個互補輸出X及Y分別為非反相及反相的端子,由於採用射極隨耦輸出,輸出端可以接在一起構成接線或閘,這是一個免費的或閘(註), 這些都是它的特色。

第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

補充資料(一)

歸納與整理(一)

問題與討論(一)

學後評量(一)

學習與生活(一)

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MOS邏輯電路

MOS邏輯電路的主要原件是金屬-氧-半導體形成的場效電晶體 (Metal-Oxide-Semiconductor Field-Effect Transistor ;MOSFET),它是靠電壓場促使端點導通的元件,分為增強型及衰減型兩種,但MOS邏輯電路採用增強型MOSFET來設計電路,增強型MOSFET又分為N-MOS及P-MOS,圖S1-10a是N-MOS的符號,圖S1-10b是P-MOS的符號。N-MOS在電路中加入正電壓促使源極與汲極導通,P-MOS在電路中加入負電壓或零電壓促使源極與汲極導通,電壓的大小決定源極與汲極間電阻的大小,完全導通約1kΩ,開路時約1010Ω,所以MOS可當作開關或電阻元件,如圖S-10c所示。圖S1-11為N-MOS反閘電路,可以看到上方的N-MOS做為電阻,下方的N-MOS做為開關,當A為正極性電壓時導通,為零電壓時開路。

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  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

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由於MOS可以構成開關或電阻元件,作為數位邏輯電路製成較簡單,而且體積也較小,因此很多大型及超大型的數位積體電路都採用MOS元件,例如電腦的動態隨機存取記憶體(DRAM)、單晶片微電腦等等。由於MOS可以構成開關或電阻元件,作為數位邏輯電路製成較簡單,而且體積也較小,因此很多大型及超大型的數位積體電路都採用MOS元件,例如電腦的動態隨機存取記憶體(DRAM)、單晶片微電腦等等。

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1-2 數位和類比系統

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CMOS邏輯電路

以N-MOS及P-MOS做為開關,在電路中以互補方式動作,也就是當N-MOS接通時,P-MOS必成斷路狀態,反之當P-MOS接通時,N-MOS必成斷路狀態,這種電路結構就是CMOS(Complementary MOS)。CMOS邏輯系列是由美商RCA公司首先生產,以CD40跂或CD45跂為編號,而Motorola生產的CMOS則以MC40跂與MC145跂為編號,另外國際半導體公司(National Semiconductor Co.)依照74跂系列TTL的接腳做成的CMOS以74C跂為編號,因此7400與74C00接腳完全相同,但7400是TTL而74C00是CMOS。

圖S1-12是CMOS構成的反閘,從圖中可知正常情況下,A端的電壓極性只會影響P-MOS或N-MOS其中一個導通,所以任何時刻電源+VDD與地之間僅存在漏電電流,因此CMOS的消耗電流相當的低,約等於電源電壓和漏電電流的乘積,通常在10nW,這是目前最省電的數位積體電路。

第1章

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1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

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1-2 數位和類比系統

1-3 邏輯與脈波準位

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第1章

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1-2 數位和類比系統

1-3 邏輯與脈波準位

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第1章

  基本概論 

1-1 數量的表示法

1-2 數位和類比系統

1-3 邏輯與脈波準位

1-4 數位積體電路

1-5 TTL與CMOS

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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第2章 數目系統

2-1 數目系統的格式

數目系統有可以有無限多種,但在我們日常生活中常用到的卻相當有限,除了十進制之外,還有以六十進位的分、秒計時,十二支為一打,十二打為一筐的十二進制,再來就是電腦相關設計者需要熟悉的二進制了。然而,不管是幾進制,數目的表達卻依循一個統一的格式,例如:

3672 唸做 3仟6佰7拾2,其中3、6、7、2是十進制的數字符號,仟、佰、拾數字的權值,3的權值是仟,6的權值是佰,7的權值是拾,2的權值是一,因此我們可以將3672寫成:

而其他的數目系統的整數就可以寫成:

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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必須要注意的是,基底(B)在十進制中為10,在八進制中就為8,在二進制中就應為2,而數字符號(S)在十進制中為0、1、2、3、4、5、6、7、8、9十個,在八進制中為0、1、2、3、4、5、6、7八個,在二進制中就只可以有0、1兩個。此外,在乘冪(n)與權值大小的關係上是從0開始以整數遞升的,也就是說愈左邊的數字的權值愈大。

例如:

在二進制數目系統中以0、1兩個數字符號所寫成的數目1101,其實就是十進制中的13,因為

1101= 1×23 +1×22+0×21 + 1×20 =8+4+0+1=13

為了區分二進制和十進制,我們可以在數目的左下端寫上數目系統的基底,亦即1101(2)=13(10) 或1101B=13D

在八進制數目系統中以0、1、2、3、4、5、6、7八個數字符號所寫成的數目1357,就是十進制中的751,因為

1357= 1×83 +3×82+5×81 + 7×80 =1×512+3×64+5×8+7×1=751

亦即1357(B)=751(10) 或1357D=751D

在十六進制數目系統中以0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F十六個數字符號所寫成的數目12AB,就是十進制中的4779,因為

12AB = 1×163 +2×162+A×161 + B×160 =1×4096+2×256+10×16+11×1=4779

亦即12AB(16)=4779(10)或12ABH=4779D

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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至於小數部份數目系統的格式又是如何呢?還是先看看我們熟悉的十進制是如何表達的:

0.8765可寫成8×10-1 + 7×10-2 + 6×10-3 + 5×10-4

那麼,其他的數目系統的小數就可以寫成:

例如:

在二進制數目系統中0.1101,其實就是十進制中的0.8125,因為

0.1101= 1×2-1 +1×2-2+0×2-3 + 1×2-4 =0.5+0.25+0+0.0625=0.8125

亦即0.1101(2)=0.8125(10)

在八進制數目系統中0.1357,就等於十進制中的0.1953122,因為

0.1357= 1×8-1 +3×8-2+5×8-3 + 7×8-4 =0.125+0.046875+0.0097655+0.0017087=0.1953122

亦即0.1357(8)=0.1953122(10)

在十六進制數目系統中0.1F,就等於十進制中的0.121093,因為

0.1F = 1×16-1 +F×16-2=0.0625+15×0.0039062=0.121093

亦即0.1F (16)=0.121093(10) 或0.1F H=0.121093D

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-2 數目系統的互換

在前節中為了說明數目系統的格式,舉例的過程中我們已經看到了二進制、八進制、十六進制相當於多少十進制的轉換,本節除了要介紹如何將十進轉換成其他進制,以及各種數目系統之間的互換。

2-1十進制轉換二進制

法則:

整數部份以2當除數做連除法,先得到的餘數權值最小排在最右邊,除到商小於2為止,餘數由右至左排成的數目即是二進制的整數。

小數部份以2做連乘法,乘積取其整數部份由左至右排開,一直乘到積為0為止,所排開的數目即是二進制的小數。

例如:

將27.375(10)轉換成二進制

故27. 375(10)=11011.011(2)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-2十進制轉換八進制

法則:

整數部份以8當除數做連除法,先得到的餘數權值最小排在最右邊,除到商小於8為止,餘數由右至左排成的數目即是八進制的整數。

小數部份以8做連乘法,乘積取其整數部份由左至右排開,一直乘到積為0為止,所排開的數目即是八進制的小數。

例如:

將751.171875 (10)轉換成八進制

故751.171875 (10)=1357.13(8)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-3十進制轉換十六進制

法則:

整數部份以16當除數做連除法,先得到的餘數權值最小排在最右邊,除到商小於16為止,餘數由右至左排成的數目即是十六進制的整數。

小數部份以16做連乘法,乘積取其整數部份由左至右排開,一直乘到積為0為止,所排開的數目即是十六進制的小數。

例如:

將751.171875 (10)轉換成十六進制

故751.171875 (10)=2EF.2C(16)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-4二進制轉換八進制

法則:

整數部份從最低有效位元(LSB)開始,以三個位元一組,最高有效位元(MSB)不足三位元時以0補齊,每一組均可轉換成一個八進制的值,轉換完畢就是八進制的整數。

小數部份從最高有效位元(MSB)開始,以三個位元一組,LSB不足三位元時以0補齊,每一組均可轉換成一個八進制的值,轉換完畢就是八進制的小數。

例如:

將10111100.10101101(2)轉換成八進制

步驟 1

步驟 2

故10111100.10101101(2) = 274.532(8)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-5二進制轉換十六進制

法則:

整數部份從最低有效位元(LSB)開始,以四個位元一組,最高有效位元(MSB)不足四位元時以0補齊,每一組均可轉換成一個十六進制的值,轉換完畢就是十六進制的整數。

小數部份從最高有效位元(MSB)開始,以四個位元一組,LSB不足四位元時以0補齊,每一組均可轉換成一個十六進制的值,轉換完畢就是十六進制的小數。

例如:

將10111100.10101101(2)轉換成十六進制

步驟 1

步驟 2

故10111100.10101101(2) = BC.AD(16)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-6八進制轉換二進制

法則:

將八進制數目中每一個數字符號依序轉換成三位元的二進制值即可。

例如:

將274.532(8)轉換成二進制

2 7 4.5 3 2 (8) =010111100 . 101011010

故274.532(8)= 10111100.10101101(2)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-7十六進制轉換二進制

法則:

將十六進制數目中每一個數字符號依序轉換成四位元的二進制值即可。

例如:

將 BC.AD(16)轉換成二進制

B C . A D(16) =1011 1100 . 1010 1101

故BC.AD(16)= 10111100.10101101(2)

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2-8八進制轉換十六進制

法則:

將八進制數目中每一個數字符號依序轉換成三位元的二進制值,再將二進制的值以四個位元一組,將其轉換為十六進制即可。

例如:

將 274.532(8) 轉換成十六進制

274.532(8) =010111100 . 101011010

=10111100 . 10101101

= BC.AD(16)

故274.532(8) =BC.AD(16)

  • 第二章
  • 數目系統
  • 2-1 數目系統的格式
  • 2-2 數目系統的互換
  • 2-3 資料與編碼
  • 2-4 補充資料
  • 2-5 歸納與整理
  • 2-6 問題與討論
  • 2-7 學後評量
  • 2-8 學習與生活
  • 回首頁
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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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2-9十六進制轉換八進制

法則:

將十六進制數目中每一個數字符號依序轉換成四位元的二進制值,再將二進制的值以三個位元一組,將其轉換為八進制即可。

例如:

將 BC.AD(16)轉換成八進制

BC.AD(16) =10111100 . 10101101

= 010111100 . 101011010

=274.532(8)

故BC.AD(16) =274.532(8)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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第二章

數目系統

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2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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第二章

數目系統

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2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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例3-2-1

將二進位數碼1111化成BCD碼。

答:1111(2)=15(10)=00010101(BCD)

例3-2-2

將69(10)化成BCD碼。

答:69(10)=01101001(BCD)

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

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第二章

數目系統

2-1 數目系統的格式

2-2 數目系統的互換

2-3 資料與編碼

2-4 補充資料

2-5 歸納與整理

2-6 問題與討論

2-7 學後評量

2-8 學習與生活

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例3-4-1

請問加三碼1010代表十進制的那一個數字?

答:1010(+3)=1×23+0×22+1×21+0×20

=8+0+2+0

=10(10)

實際代表十進制的數字必須再減三

故1010(+3)= 7(10)

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2-6ASCII(American Standard Code for Information Interchange)

美國標準資訊交換碼( ASCII),如表3-6-1所示,是一種7位元的編碼,它定義了一些傳輸上的控制碼,還有數字、符號、英文大小寫等等編碼,此種由協定產生的標準碼是目前全球英語文件傳輸使用最普遍的編碼,在各型計算機、電傳打字機(TTY)常用來做為輸入/輸出的字母碼(alphanumeric code)。

例3-6-1

以二進位碼表達ASCII的“A”應為?

答:由查表得知“A”=1000001(2)

例3-6-2

ASCII 97(10)代表的字元應為?

答:97(10) =61 H =110001(2) =1100001(2)

由查表得知1100001(2) =“a”

例3-6-3

ASCII 21H代表的字元應為?

答:21H =0100001(2) =0100001(2)

由查表得知0100001(2)=“!”

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例3-6-4

ASCII 13代表的字元應為?

答:13 =0001101(2) =0001101(2)

由查表得知0001101(2)=CR,這是一個控制字元,在文書處理的程序中接收到此控制字元就表示要求換行(carry return)的信號。

例3-6-5

ASCII 07代表的字元應為?

答:07 =0000111(2) =0000111(2)

由查表得知0000111(2)=BEL,這是一個控制字元,接收到此控制字元就表示要求產生響鈴(bell)的信號。

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補充資料(二)

同位元偵錯法

無論什麼碼,在傳送時都可能產生邏輯上的辨認錯誤,同位元偵錯法就是一種能夠分辨傳送碼有無錯的方法,分為偶同位元(even parity bit)及奇同位元(odd parity bit)兩種編碼檢查方式,做法上是將一個尚未傳送的編碼,附加上一個額外的位元,若要整個編碼內保持偶數個1,這個位元就叫做偶同位元,若要整個編碼內保持奇數個1,這個位元就叫做奇同位元,例如某二進碼尚未加入同位元之前為0100101,此碼內有奇數個1,若採用偶同位元編碼,編碼後為10100101,使其變為偶數個1,若採用奇同位元編碼,編碼後為00100101,使其保持奇數個1。加了同位元的編碼在傳送後,若已與接收端取得偶同位元或是奇同位元約定,接收端可以經由同位元檢查電路偵察出目前的傳送碼是偶數個1還是奇數個1,進而知道傳送過程有無產生錯誤。

如何以同位元偵錯法找出錯誤的位元

如下圖所示,一個7位元的編碼加上奇同位元後以一個位元組(8 Bit)送出,而且每送出數個位元組(此例是八個)後,加送一個同位元組,這個同位元組同樣以奇同位元的方式對直行中的位元編碼,接收端收到此同位元組之後根據水平(列)及垂直(行)的同位元檢查,從交點之處即可找到錯誤的位元並將其更正。

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問題與討論(二)

1.數目系統可以無限多,數位系統的電路中用到了那幾種?

2.用十六進制來表達二進制碼有何方便之處?

3.一位元有「0」、「1」兩種組合變化,兩位元有四種變化,N位元有幾種變化?

4.若用二進碼代表不同的顏色,256色最少要用幾個位元來編碼?

5.定義ASCII的目的在那裡?

6.32要用BCD碼表達要用幾個位元,改用二進碼至少要幾個位元?

7.將一萬伍仟個中國字編碼,需要幾個位元組?

8.本章所介紹的二進碼只能表達正數,依推斷二進碼可以表達負數嗎?

9.日常生活中有沒有六十進位的計算或用品?

10.電腦鍵盤的按鍵是否一定依ASCII定義輸出信號?

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學後評量(二)

(  )1. 1101(2)= (1)3 (2)11 (3)12 (4)13。

(  )2. 1357(8)= (1) 2515D (2) 751H (3) 751(10) (4) 1357H。

(  )3. 1A (16)= (1) 110D (2) 16H (3) 26(10) (4) 10D。

(  )4. 0.11 (2)= (1) 0.3D (2) 0.3H (3) 0.75(10) (4) 0.11D。

(  )5. 27.375(10)= (1)11011.011(2) (2)11011.011H (3)11011.11(2) (4) 11001.011(2) 。

(  )6. 751 (10)= (1) 2468D (2) 1375(8) (3) 2468(10) (4)1357H 。

(  )7. 751 (10)= (1) 1375 (16) (2) 2EF (16) (3) 2468 (16) (4) 11101010001 (16)。

(  )8. 0.171875 (10)= (1) 0.2A(16) (2) 0.2B(16) (3) 0.2C(16) (4) 0.2D(16) 。

(  )9. 10111100.10101101(2) = (1) 570.532(8) (2) 570.255(8) (3) 274.532(8) (4) 274.255(8)。

(  )10. 10111100 (2) =(1) AB (16) (2) BC (16) (3) CD (16) (4) EF (16)。

(  )11. 0.10101101(2) = (1) 0.AD(16) (2) 0.AE(16) (3) 0.AF(16) (4) 0.BD(16)。

(  )12. 274(8)= (1) 10111110(2) (2) 10111111(2) (3) 10011100(2) (4) 10111100(2)。

(  )13. 0.532(8) =(1) 0.10101111(2) (2) 0.10101101(2) (3) 0.10101100(2) (4) 0.10001101(2)。

(  )14. BC (16)= (1) 10111110(2) (2) 10111100 (2) (3) 10011100(2) (4) 10111101(2)。

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(  )15. 274.532(8) =(1) AB .AD( (16) (2) BC.AD(16)) (3) AC.BD(16) (4)AB.BC(16)。

(  )16. BC (16) =(1) 274 (8) (2) 10111100 (8) (3) 344 (8) (4) 344 (H)。

(  )17. 長度為4位元者,稱為(1)半位元組 (2)位元組 (3)雙位元組 (4)4位元組。

(  )18. 32(10)的BCD碼為(1)10000 (2)10010 (3)0011,0010 (4)11,10

(  )19. 具有9補數自補性的碼是(1)格雷碼 (2)加三碼 (3) 8421碼 (4)二進碼。

(  )20. 具有對稱鏡射特色的碼是(1)格雷碼 (2)加三碼 (3) 8421碼 (4)二進碼。

(  )21. 下列何者不是非加權碼(1)格雷碼 (2)加三碼 (3) 8421碼 (4)ASCII。

(  )22. 以二進位碼表達ASCII的“D”應為(1)1000001(2)(2)1000010(2)(3)1000011(2)(4)1000100(2)。

(  )23. 31(10) 的格雷碼為(1)111111 (2)111001 (3)10000 (4)00001。

(  )24. 101100(G) 的二進碼為(1)111011 (2)110011 (3)110111 (4)110001。

(  )25. 任意兩個相鄰編碼只有一個位元改變的碼是(1)格雷碼 (2)加三碼 (3) 8421碼 (4)二進碼。

(  )26. 不限位元長度的碼是(1)格雷碼 (2)加三碼 (3) ASCII (4)二進碼。

(  )27. 傳輸資料最節省位元空間的是(1)格雷碼 (2)加三碼 (3) ASCII (4)二進碼。

(  )28. 較容易辨識數值大小的碼是(1)BCD碼 (2)加三碼 (3) ASCII (4)二進碼。

(  )29. 不適合做運算的碼是(1)格雷碼 (2)加三碼 (3) 8421碼 (4)二進碼。

(  )30. 用兩個位元組的BCD碼可以代表最大數值是(1)99 (2) 216-1 (3)9999 (4)FF

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-----------關鍵的一環-----------

莉莎住進了一家旅館,才發現錢帶得不夠。

旅館的店員很沒禮貌。

店員:

「房間的費用一天是三千元,妳一定要付現金。」

莉莎:

「這裡有一條手鍊是純金製造的,每一個環剛好值三千元。」

店員:

「好吧,妳要在這住七天,這條手鍊又剛好有七個環,就把手鍊給我吧。」

莉莎:

「不行,我一天只能給你一個,而且這星期內我有了錢隨時都會贖回來的。」

店員總算同意了,但是莉莎碰到了新的困難,因為每切一個手環,珠寶匠就要收一次費用,銲接回去還要再收一次費用,想想真不划算。聰明的莉莎想了一陣子之後,發現了一個不錯的方法,她不必將手鍊分開成七個了,只需要從中取出一個環,她就可以每天都有一個手環給店員,她是怎麼做到的呢?

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第三章 

布林代數

3-1 布林代數的含意

3-2 真值表

3-3 布林代數的基本定理與定律

3-4  布林代數的化簡

3-5  補充資料

3-6 歸納與整理

3-7 問題與討論

3-8 學後評量

3-9 學習與生活

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第三章   布林代數

3.1 布林代數的含意

邏輯是一種推理,數位系統中最基本的運算就是邏輯運算根據邏輯推演而來,即使更複雜的數學運算也是,因此邏輯的本身就應該存在一種可以演算的法則,而布林代數(Boolean Algebra)正是邏輯演算的依據。

在我們日常生活中不斷的做出「是」或「否」、「要」「不要」、「好」或「不好」等決定,這就是邏輯判斷。但是邏輯判斷之前必然是有條件或依據的,例如甲生邀請乙生暑假出國遊學,而乙生考慮暑假可不可以出國遊學的條件包括:

打工的收入在暑假以前是否足夠10萬。

學期結束時是否有補考科目。

健康情況是否良好。

因此乙生的回答是:「如果我在暑假以前有10萬及學期結束沒有補考及健康情況良好,我就可以出國遊學。」

若將乙生最後是否出國遊學成功當做一個變數Y1,那麼Y1和A、B、C三者的邏輯關係就是

Y乙=A AND B AND C

布林代數的表達,將其中的AND (及)寫成符號“.”,亦即

Y乙=A . B . C

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再看以下這個例子,若甲生又對丙生說:「如果你(丙生)或乙生任何一位可以陪我去,我就一定去,否則就作罷。」

若將甲生最後是否出國遊學成功當做變數Y甲,丙生是否出國當做另一個變數Y丙,那麼Y甲和Y乙、Y丙三者的邏輯關係就是

Y甲=Y乙 OR Y丙

布林代數的表達,將其中的OR (或)寫成符號“+”,亦即

Y甲=Y乙 + Y丙

當甲生回到家中向父親陳述自己的計劃時,甲生父親說到:「如果暑假期間奉命出國考察,你就暫緩一年。」

因此甲生是否出國成功還存在另一個變數Y父,也就是甲生父親暑假期間是否奉命出國考察,Y甲 和Y父的關係可寫成

Y甲 = NOT Y父

也就是說,甲生父親暑假期間沒有奉命出國考察,甲生才可以出國。

布林代數的表達,將其中的 NOT(相反的)符號“-” 寫在變數的上方,亦即

唸成Y甲等於Y父耙 (bar)。

也可以寫成Y甲= Y父’(本書在文字描述的行間均採用這種書寫方式。)

經過以上的舉例 ,我們是否以體會出布林代數只是一種邏輯結果與判斷條件之間的關係表達,就像算術一樣是屬於符號語言的一種。

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3.2 真值表

將某事成功與否的所有條件,以逐條的方式分析列舉出來,所得的表格我們稱為真值表(truth table)

3.2-1  AND的真值表

以前節乙生是否可以出國做的真值表分析應為:

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從真值表當中,我們清楚的瞭解到A、B、C當中只要有一個條件失敗,Y乙就是失敗的,僅在A、B、C全部成功Y乙才可能成功。因此,以後我們看到布林代數式Y=A.B.C或省去"."寫成Y=ABC,都是表示A、B、C均為"1"時,Y才可能為"1",否則Y必為"0"。

例3.2-1-1

試解釋Y=A'B中A、B、Y三者的關係。

答:A'及B均為1時 ,Y等於1。

因A'=1 則A=0,

所以 A=0及B=1時,Y= 1。

例3.2-1-1

試寫出以下真值表的布林代數式。

答:布林代數式:Y=A'B'

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3.2-2OR的真值表

現在再來看看Y甲=Y乙 + Y丙的真值表分析:

Y甲代表甲生是否可以出國

Y乙代表乙生是否可以出國

Y丙代表丙生是否可以出國

(表3.2-2) 甲生是否可以出國與乙生、丙生可否出國的真值表分析

從以上這個真值表當中,我們瞭解到Y乙、Y丙當中只要有一個成功,Y甲就是成功的,僅在Y乙、Y丙全部失敗Y乙才可能失敗。因此,以後我們看到布林代數式Y=A+B,就是表示A、B只要有一個為"1"時,Y就為"1",否則Y為"0"。

例3.2-1-2

試解釋Y=A'+B'的意義。

答:(A')或(B')任一為1時 ,Y等於1。

亦即 A=0或B=0時,Y=1。

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3.2-3NOT的真值表

最後我們再來看看的真值表應該如何表達。

Y甲代表甲生是否可以出國

Y父代表甲生的父親是否要出國考察

條件結果說明Y父Y甲"0"代表"否""1"代表"是"

Y甲=Y父’0100

(表3.2-3) 甲生是否可以出國與甲生的父親是否要出國考察的真值表分析

從真值表中不難發現Y甲的結果是與Y父是否要出國考察相反的,所以Y甲與Y父的邏輯關係為NOT,布林代數式為亦即Y父=0,Y甲=1;Y父=1,Y甲=0。

在數位系統中的邏輯關係,有時是相當複雜的,但是最基本的邏輯運算還是脫離不了以上所介紹的三個基本邏輯運算關係,在布林代數式中我們稱為布林代數的基本運算子AND、OR、NOT。

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3.3 布林代數的基本定理與定律

布林代數是處理邏輯的運算,運算時必然有一些基本規則可循,我們稱之為定理,這些定理都是根據三個邏輯基本運算關係所定出,並不是布林代數還有新的運算因子,初學者只要把握住邏輯的思維方式,以下的幾個定理是不難理解的。

3.3-1 基本定理

定理(1) X.0 = 0

說明:AND的運算,在變數條件均為1時結果方為1 ,此定理中的一個變數已經固定為0,所以不管X為1或0其結果必為0。

定理(2) X.1 = X

說明:AND的運算,在變數條件均為1時結果方為1 ,此定理中的一個變數已經固定為1,若X為1則結果為1,若X為0則結果為0,所以X.1 = X。

定理(3) X.X = X

說明:AND的運算,在變數條件均為1時結果方為1 ,若X為1則1.1 = 1,若X為0則0.0 =0,所以X.X = X。

定理(4) X.X’= 0

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說明:AND的運算,在變數條件均為1時結果方為1 ,而X與X’總是相反的,亦即1.0 = 0或0.1 =0,所以X.X’= 0。

定理(5) X + 0 = X

說明:OR的運算,在變數條件任何一者為1時結果為1 ,若X為1則1+0 = 1,若X為0則0 + 0 =0,所以X + 0 = X。

定理(6) X + 1 = 1

說明:OR的運算,在變數條件任何一者為1時結果為1 ,此定理中的一個變數已經固定為1,所以X+1 = 1。

定理(7) X + X = X

說明:OR的運算,在變數條件任何一者為1時結果為1 ,若X為1則1+1 = 1,若X為0則0 + 0 =0,所以X + X = X。

定理(8) X + X’= 1

說明:OR的運算,在變數條件任何一者為1時結果為1 ,而X與X’總是相反的,亦即1 + 0 = 1或0 + 1 = 1,所以X + X’= 1。

布林代數除了以上的定理可以作為運算時的法則之外,在多變數的運算式中尚有一些定律可以運用。

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第三章 

布林代數

3-1 布林代數的含意

3-2 真值表

3-3 布林代數的基本定理與定律

3-4  布林代數的化簡

3-5  補充資料

3-6 歸納與整理

3-7 問題與討論

3-8 學後評量

3-9 學習與生活

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3.3-2 基本定律

定律(1) 交換律:

a. X+Y = Y+X

b. X.Y = Y.X

定律(2) 結合律:

a. (X+Y)+Z=X+(Y+Z)

b. (X.Y).Z=X.(Y.Z)

定律(3) 分配律:

a. X.(Y+Z)=XY+XZ

b. X+(Y.Z)=(X+Y).(X+Z)

c. (W+X).(Y+Z)=WY+WZ+XY+XZ

定律(4) 吸收律:

a. X+XY=X

b. X+X’Y=X+Y

証明:X+XY=X

X+XY=X(1+Y)                                                         (分配律)

    =X.1                                                       (∵1+Y=1)

    =X

証明:X+X’Y=X+Y

X+X’Y=X (1+Y) +X’Y( ∵1+Y=1)

    =X+XY+X’Y(分配律)

    =X+ ( X+X’)Y                                        (分配律)

    =X+Y                                                        (∵X+X’=1)

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布林代數

3-1 布林代數的含意

3-2 真值表

3-3 布林代數的基本定理與定律

3-4  布林代數的化簡

3-5  補充資料

3-6 歸納與整理

3-7 問題與討論

3-8 學後評量

3-9 學習與生活

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3.4 布林代數的化簡

布林代數式可以描述一件事成功的途徑及條件,例如圖3.4-1中欲使Y=1的途徑有兩條,一條為開關SW1的A及SW2的B均接通,另一條為開關SW1的A及SW2的B‘均接通,布林代數式就為Y=AB+AB’,但是我們發現只要開關SW1的A接通時,無論開關SW2在B或B‘的位置,Y均等於1,所以Y=AB+AB’=A是絕對成立的,這種代數式的簡化可以更清楚的知道事件成功的關鍵,減少了考慮的項目或變數。因此布林代數的化簡(simplification)是為了消除不必考慮的項或變數,化簡後邏輯結果不變。

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3.4-1 利用定理定律化簡

例3.4-1-1

試化簡Y =ABC+AB'C+ABC'+AB'C'

Y = AC(B+B')+ AC'(B+B') (∵分配律)

= AC+AC' (∵B+B'=1)

= A(C+C') (∵分配律)

= A (∵C+C'=1)

例3.4-1-2

試化簡Y=AB'C+A'B'C+BC

Y= AB'C+A'B'C+BC

= B'C(A+A')+BC

= B'C + BC

= C(B'+B)

= C

例3.4-1-3

試化簡Y =A(B+C)A'+D

Y= (AB+AC)A'+D

= (A'AB+A'AC)+D

= (0+0)+D(∵A'A=0,0+0=0)

= D

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例3.4-1-4

試化簡Y = A + A' + B

Y = A +A' + B

= (A + A') +B (結合律)

= 1+ B (∵A+A'=1)

= 1

例3.4-1-5

試化簡Y = AB'+ABC+A'B'C'

Y = AB'C+AB'C'+ABC+A'B'C' (∵AB'=AB'(C+C'))

= AB'C+ABC+ AB'C'+A'B'C' (交換律)

= AC(B+B')+B'C'(A+A')

= AC+B'C'

例3.4-1-6

試化簡Y = AB+A'BC

Y= B(A+A'C)

= B(A+C) (吸收律)

= AB+BC (分配律)

或Y = AB+A'BC

= ABC+ABC'+A'BC (∵AB=AB(C+C')')

= ABC+ABC'+ABC+A'BC (∵ABC=ABC+ABC)

= AB+BC

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3.4-2 利用卡諾圖化簡

卡諾圖(Karnaugh map)是化簡布林代數式的工具圖,它利用了A+A'=1的原理將相鄰的兩項得以消除,快速的得到最簡的布林代數式,化簡的方法請跟著例題學習。

例3.4-2-1

試化簡Y =AB+A'B

步驟1 繪出兩個變數的卡諾圖

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步驟2 將Y為1的項目先填入卡諾圖,其餘填0。

本例Y =AB+A'B中有兩項,AB或A'B均可令Y=1

故卡諾圖應為:

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步驟3 將相鄰為1的項圈起來。

(注意:所圈之項N的多少除了必須是相鄰為1的項之外,還必須滿足N=2n,n為正整數,例如2、4、8、16個)

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步驟4圈起來的項有互補變數者視為可消除之變數,再重新列出布林代數式。

本例中A與A'互補,亦即Y =AB+A'B=B(A+A')=B,所以今後卡諾圖中相鄰且互補的的變數可以得以消除,因此本例Y=B即為化簡結果。

(注意:圈中有兩個"1",必然可以消去一個變數。)

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例3.4-2-2

試化簡Y = AB'C+A'B'C+BC

步驟1 繪出三個變數的卡諾圖

(注意:B'C'、B'C、BC、BC'的排列順序,而非B'C'、B'C、BC'、BC,這是為了相鄰的項均有互為補數的變數以利消除化簡。)

步驟2將Y為1的項目先填入卡諾圖,其餘填0。

因為Y =AB'C+A'B'C+BC

= AB'C+A'B'C+ABC+A'BC

所以卡諾圖為:

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步驟3 將相鄰為1的項(N)圈起來,且N=4滿足=2n,n為正整數2。

步驟4圈起來的項有互補變數者視為被消除之變數,再重新列出布林代數式。

本例中A與A'互補、B與B'互補,所以Y=C即為化簡結果。

(注意:圈中有四個"1",必然可以消去兩個變數。)

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例3.4-2-3

試化簡Y = A'B' + AB'C'D'+ AB'CD'

步驟1 繪出四個變數的卡諾圖

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步驟2 將Y為1的項目先填入卡諾圖,其餘填0。

因為A'B'=A'B'C+A'B'C'

=A'B'CD+A'B'CD'+A'B'C'D+A'B'C'D'

所以Y = A'B'CD+A'B'CD'+A'B'C'D+A'B'C'D'+ AB'C'D'+ AB'CD'

則卡諾圖為:

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步驟3 將相鄰為1的項圈起來。

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步驟4圈起來的項有互補變數者視為被消除之變數,再重新列出布林代數式。

圈一中C'D'+C'D可消去D,C'D+CD可消去C',CD+CD'可消去D,CD'+C'D'可消去C,化簡後剩下A'B'。

圈二中直的看A'B'+AB'消去A剩下B',橫的看C'D'+CD'消去C剩下D',此圈化簡後為B'D'。

故Y= A'B'+ B'D' (注意:有幾個圈,化簡後的布林代數式就有幾個項,本例中有兩個圈,所以有A'B'及B'D'兩項。)

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將為1的項填入卡諾圖後化簡:

圈一:Y=BA'

圈二:Y=CA'

圈三:Y=DA'

故化簡前有7個為1的輸出項,化簡後為Y=BA'+CA'+DA' ,僅有3個項而且每個項中的變數都減少了兩個。

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補充資料(三)

真值表與布林代數式的關係

某真值表中的輸出(Y)為1者,其輸入變數的及(AND)關係必是布林代數式中的一個項,例如表S3-1中Y=1的有No.1,也就是C=0、B=0、A=1的變數狀態成立時Y就成立,故可寫成C'B'A 時Y=1。同樣的No.2的Y=1,可寫成C'BA',No.5的Y=1,可寫成CB'A,No.6的Y=1,可寫成CBA'。因為C'B'A、C'BA'、CB'A、CBA'任何一項均可讓Y=1,所以Y的布林代數式可寫成:Y= C'B'A+C'BA'+CB'A+CBA'

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卡諾圖與真值表的兩種表達方式

圖S3-1a與圖S3-1b差別在於圖S3-1b將變數名稱寫在表頭左上方,然後用1表示變數成功的值,反相的變數成功值則用0表示,所以C'B'A'的項位置就等於000的項位置,C'B'A的項位置就等於001的項位置,如此類推至CBA的項位置就等於111的項位置,因此這兩個卡諾圖相同。

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卡諾圖中的組重疊

卡諾圖中為1的項重複的與其他為1的項圈成一組,就產生了組重疊如圖S3-2所示,這種應用是被允許的,因為原本Y= ABCD+A'BCD+ABCD'+ABC'D就可以寫成Y=ABCD+A'BCD+ ABCD+ABCD'+ ABCD+ABC'D,這個道理是根據X=X+X而來,所以卡諾圖中ABCD的項與其他項的或運算的重複,在卡諾圖中就形成組重疊(overlapping groups)。

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卡諾圖中多餘的組

卡諾圖中圈選的項組若與其他項組完全重疊,這個項組是一個多餘的項組,如圖S3-3所示,它雖不影響邏輯的輸出結果,但失去化簡的意義應該將它去除。

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學後評量(三)

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-----------猴子分組-----------
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第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

4-8 閘的替換

補充資料

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第4章 基本邏輯閘

數位系統中最基本的運算就是邏輯運算,負責邏輯運算最基本的元件就是邏輯閘。 除了布林代數中之基本運算子及、或、反(AND、OR、NOT)之外,還有反及、反或、或互斥(NAND、NOR、EXCLUSIVE OR)等邏輯閘,都有現成的數位積體電路,方便我們電路上的應用,稱它們為基本邏輯閘。

4.1 反閘

反閘(NOT Gate)是專門負責反相運算的邏輯閘,它有一個輸入端和一個輸出端,輸出端的狀態永遠與輸入端相反 ,電路符號及真值表如圖4.1-1所示。

在TTL中的7404以及CMOS的4069均是六個反閘包裝在一起的數位積體電路。

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4.2 或閘

或閘(OR Gate)是專門負責或運算的邏輯閘,它有兩個以上的輸入端和一個輸出端,當任何一個輸入端為邏輯1時,輸出端必為邏輯1,僅在輸入端全部為邏輯0時,輸出端才會為邏輯0。

在TTL中的7432以及CMOS的4071均是四個二輸入或閘包裝在一起的數位積體電路。

第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

4-8 閘的替換

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問題與討論

學後評量

學習與生活

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4.3 及閘

及閘(AND Gate)是專門負責及運算的邏輯閘,它有兩個以上的輸入端和一個輸出端,當任何一個輸入端為邏輯0時,輸出端必為邏輯0,僅在輸入端全部為邏輯1時,輸出端才會為邏輯1。

在TTL中的7408以及CMOS的4081均是四個二輸入及閘包裝在一起的數位積體電路。

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4.4 反或閘

反或閘(NOR Gate)是專門負責反或運算的邏輯閘,它的功能相當於或閘的輸出端加一個反閘,有兩個以上的輸入端和一個輸出端,當任何一個輸入端為邏輯1時,輸出端必為邏輯0,僅在輸入端全部為邏輯0時,輸出端才會為邏輯1。

在TTL中的7402以及CMOS的4001均是四個二輸入反或閘包裝在一起的數位積體電路。

第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

4-8 閘的替換

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學後評量

學習與生活

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4.5 反及閘

反及閘(NAND Gate)是專門負責反及運算的邏輯閘,它的功能相當於及閘的輸出端加一個反閘,有兩個以上的輸入端和一個輸出端,當任何一個輸入端為邏輯0時,輸出端必為邏輯1,僅在輸入端全部為邏輯1時,輸出端才會為邏輯0。

在TTL中的7400以及CMOS的4011均是四個二輸入及閘包裝在一起的數位積體電路。

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4.6 互斥或閘

互斥或閘(EXCLUSIVE OR Gate)可由或閘、及閘、反閘組合而成(見圖4.6-2),它僅有兩個輸入端和一個輸出端,當兩個輸入端的狀態相同時,輸出端必為邏輯0,兩個輸入端的狀態不相同時,輸出端才會為邏輯1。

在TTL中的7486以及CMOS的4030均是四個互斥或閘包裝在一起的數位積體電路。

第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

4-8 閘的替換

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4.7 反互斥或閘

反互斥或閘又可稱為互斥反或閘(EXCLUSIVE NOR Gate)相當於互斥或閘的輸出端加反閘,亦可由或閘、及閘、反閘組合而成(見圖4.7-2及4.7-3),它僅有兩個輸入端和一個輸出端,當兩個輸入端的狀態相同時,輸出端必為邏輯1,兩個輸入端的狀態不相同時,輸出端才會為邏輯0。

在TTL中的74128以及CMOS的4077均是四個反互斥或閘包裝在一起的數位積體電路。

第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

4-8 閘的替換

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4.8   閘的替換

當我們設計數位電路時,會考慮使用最少的IC數量,而非最少的邏輯閘。譬如數位電路中需要3個二輸入的反及閘還有1個反閘,我們只需使用一只7400的IC即可,而非一只7400及7404,因為一只7400中有4個二輸入的反及閘,用掉3個後還有1個反及可以拿來替換反閘7404。

反閘的替換

反閘的主要功能是將邏輯狀態相反,所以輸出端有反相器的閘,例如反或閘、反及閘、反互斥或閘都可以替換成反閘,另外互斥或閘的相斥特性也可以拿來替換反閘,請看以下分析。

第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

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1. 反或閘替換反閘

從反或閘真值表中可知 ,若將二輸入A、B兩個端子接在一起,此時A、B只有0、0及1、1兩種可能,當輸入端為0時Y=1,輸入端為1時Y=0,這就相當於一個反閘的功能了,如(圖4.8-1a)所示。

另一種接法是將二輸入反或閘其中一個輸入端接邏輯0,從真值表中可知若B=0時Y=A‘,電路圖如(圖4.8-1b)所示。

  • 第4章 
  • 基本邏輯閘
  • 4-1 反閘
  • 4-2 或閘
  • 4-3 及閘
  • 4-4 反或閘
  • 4-5 反及閘
  • 4-6 互斥或閘
  • 4-7 反互斥或閘
  • 4-8 閘的替換
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2. 反及閘替換反閘

從反及閘真值表中可知 ,若將二輸入A、B兩個端子接在一起,此時A、B只有0、0及1、1兩種可能,當輸入端為0時Y=1,輸入端為1時Y=0,這就相當於一個反閘的功能了,如(圖4.8-2a)所示。

另一種接法是將二輸入反及閘其中一個輸入端接邏輯1,從真值表中可知 若B=1時Y=A',電路圖如(圖4.8-2b)所示。

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4-1 反閘

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4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

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3. 反互斥或閘替換反閘

表4.8-3所示,將二輸入反互斥或閘其中一個輸入端接邏輯0,從真值表中可知 若B=0時Y=A‘,若A=0時Y=B’,電路圖如(圖4.8-3)所示。

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4. 互斥或閘替換反閘

若將二輸入互斥或閘其中一個輸入端接邏輯1,從真值表中可知 若B=1時Y=A‘,若A=1時Y=B’,電路圖如(圖4.8-3)所示。

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4.8-2 第摩根(Demorgan)定理與替換

(1) 第摩根第一定理

變數或運算後的反相等於變數先反相後再做及運算,也可說成和之補數等於補數之積。

有關此定理在閘替換上的應用如圖4.8-5所示。

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2) 第摩根第二定理

變數及運算後的反相等於變數先反相後再做或運算,也可說成積之補數等於和。

          有關此定理在閘替換上的應用如圖4.8-6所示。

綜合第摩根第一定理及第摩根第二定理,我們可以歸納出一個原則 ,當及閘、或閘互換時,輸入及輸出都加上反閘即可。

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例4.8-2-1

請用三個相同的邏輯閘替換以下電路。

將電路中唯一的或閘替換成及閘,且在及閘輸入及輸出端都加上反閘,因此替換後為:

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例4.8-2-3

請用最少的NOR邏輯閘替換一個NAND邏輯閘。

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1.數位電路的輸出型式

二極體、電阻構成的或閘

二極體在順向電壓時猷如接通的開關,逆向電壓時猷如斷路的開關,因此圖S4-1的電路中的A或B輸入端,任何一端為邏輯「1」的電位均可使Y輸出邏輯「1」,所以為一個或閘電路。

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2.二極體、電阻構成的及閘

圖S4-2的電路中的A或B輸入端,任何一端為邏輯「0」的電位均可使二極體接通,導致Y輸出邏輯「0」,僅在A、B均為1時可令D1及D2開路,使得Y輸出邏輯「1」(VCC位準),所以為一個及閘電路。

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3.一個正常工作電壓下的NPN電晶體,基極(B)與射極(E)間為輸入端,集極(C)與射極(E)間為輸出端,則此電晶體電路相當於一只反閘。3.一個正常工作電壓下的NPN電晶體,基極(B)與射極(E)間為輸入端,集極(C)與射極(E)間為輸出端,則此電晶體電路相當於一只反閘。

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4.將NPN電晶體視為以邏輯位準「1」接通的開關,那麼以下的電路就很容易明白當A、B均為「1」時,Y才能有Vcc,也就是邏輯位準「1」,否則都是地電壓,相當於邏輯位準「0」,所以此電路為及閘。4.將NPN電晶體視為以邏輯位準「1」接通的開關,那麼以下的電路就很容易明白當A、B均為「1」時,Y才能有Vcc,也就是邏輯位準「1」,否則都是地電壓,相當於邏輯位準「0」,所以此電路為及閘。

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5.以下這個電路A或B端任何一個為「1」,均使Y輸出Vcc電壓(邏輯位準「1」),所以此電路為或閘。5.以下這個電路A或B端任何一個為「1」,均使Y輸出Vcc電壓(邏輯位準「1」),所以此電路為或閘。

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6.以下這個電路A或B端任何一個為「1」,均使Y輸出地電位(邏輯位準「0」,所以此電路為反或閘。6.以下這個電路A或B端任何一個為「1」,均使Y輸出地電位(邏輯位準「0」,所以此電路為反或閘。

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7.當A、B均為「1」時,Y輸出地電位,也就是邏輯位準「0」,否則都是Vcc電壓,相當於邏輯位準「1」,所以此電路為反及閘。7.當A、B均為「1」時,Y輸出地電位,也就是邏輯位準「0」,否則都是Vcc電壓,相當於邏輯位準「1」,所以此電路為反及閘。

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8.一個N-MOS可視為以邏輯位準「1」控制它導通的開關,所以下圖的A=1時,Y=0;A=0時,Y=1,故是一個反閘電路。8.一個N-MOS可視為以邏輯位準「1」控制它導通的開關,所以下圖的A=1時,Y=0;A=0時,Y=1,故是一個反閘電路。

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9.以下這個以N-MOS開關電路,當A、B均為「1」時,Y輸出地電位,也就是邏輯位準「0」,否則都是VDD電壓,相當於邏輯位準「1」,所以此電路為反及閘。9.以下這個以N-MOS開關電路,當A、B均為「1」時,Y輸出地電位,也就是邏輯位準「0」,否則都是VDD電壓,相當於邏輯位準「1」,所以此電路為反及閘。

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10.以下這個以N-MOS開關電路,A或B端任何一個為「1」,均使Y輸出地電位(邏輯位準「0」),所以此電路為反或閘。10.以下這個以N-MOS開關電路,A或B端任何一個為「1」,均使Y輸出地電位(邏輯位準「0」),所以此電路為反或閘。
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11.以N-MOS及P-MOS做為開關,在電路中以互補方式動作,也就是當N-MOS接通時,P-MOS必成斷路狀態,反之當P-MOS接通時,N-MOS必成斷路狀態,這種電路結構就是CMOS(complementary MOS)。N-MOS在以下電路中動作於邏輯位準「1」,P -MOS則動作於邏輯位準「0」,所以當A=0時,P -MOS接通,N-MOS斷路,Y輸出VDD電壓(Y=1),當A=1時,N -MOS接通,P-MOS斷路,Y輸出接地電壓(Y=0),故此電路是CMOS的反閘。

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12.記得用N-MOS動作於邏輯位準「1」,P -MOS則動作於邏輯位準「0」,分析CMOS邏輯電路,因此以下電路只有在A、B均為1時,兩個N-MOS都導通,P-MOS則開路,此時Y=0。其餘狀態至少會令一個P-MOS導通,一個N-MOS則開路,導致Y=1,故這是一只反及閘。

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13.以下電路只有在A、B均為0時,兩個P-MOS都導通,N-MOS則開路,此時Y=1。其餘狀態至少會令一個N-MOS則導通,一個P-MOS開路,導致Y=0,故這是一只反或閘。13.以下電路只有在A、B均為0時,兩個P-MOS都導通,N-MOS則開路,此時Y=1。其餘狀態至少會令一個N-MOS則導通,一個P-MOS開路,導致Y=0,故這是一只反或閘。

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14.一個標準型TTL的反閘(7404)電路。

下圖是一個標準型TTL的反閘電路,它利用Q3、Q4做為輸出接正電源(VCC)或地(0V)的開關,Q3、Q4 認何時刻只會有一個導通,由Q2這個開關決定何者導通,若B2為高電位 (H)則Q2導通,C2電位會降低,E2電位會升高,導致Q4導通,當Q4導通時Y被Q4短路至地,此時Y=0。若B2為低電位 ( L)則Q2斷路,C2電位會升高至VCC,E2電位會降為地電位,導致Q3導通,當Q3導通時VCC經130Ω、Q3、D2 至Y,此時Y=1。Q3、Q4所包含的電路稱標準型TTL的圖騰柱(Totem pole) 。

若A空著不接或為高電位 (H;邏輯「1」)則Q1斷路,B2為高電位 (H),若A為低電位 (L;邏輯「0」)則Q1導通,B2亦為低電位 (L)。因此根據以上的分析推理,當A為高電位 (A=1)→B2為高電位 (H) →Q2導通→E2電位會升高→Q4導通→Y被Q4短路至地→此時Y=0,反之,當A為低電位 (A=0) →B2為低電位 (L) →Q2斷路→C2電位會升高→Q3導通→此時Y=1,故此電路為一反閘。

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15.一個標準型TTL的反及閘(7400)電路。

將反閘中的Q1 多做一個射極(輸入端B),導致A、B任何一端輸入為0,Y均等於1,所以下電路為標準型TTL的反及閘。

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16.開路集極TTL(Open-Collector TTL)

圖騰柱式的TTL(見補充資料12)輸出邏輯「0」或邏輯「1」時,都以電晶體做為主動的開關元件,這樣做的好處是「0」、「1」的交換速度較快,如果將主動提升(active pull-up)的電晶體(Q3)移除,就成為一只開路集極輸出的TTL,如下圖所示,電路符號會標以“OC”與圖騰柱式的TTL加以區別,應用時必須在輸出端與電源之間接上一只提升電阻(pull-up resistor),以便得到邏輯「1」的輸出位準,邏輯「0」的輸出則靠Q4動作後接通地端,此種被動提升的輸出方式交換速度較慢,但可以應用在負載的電源控制,因為開路集極TTL的輸出耐壓及輸出電流都有較高的設計。

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接線及閘(Wire-AND gate)

接線及閘是一個無需數位積體電路的邏輯閘,只要將任何開路集極TTL邏輯閘的輸出端接在一起,則在連接點上自然形成一個免費的AND閘,我們稱之為接線及閘,此及閘存在的理由可從A‘、B’、C‘端任何一個為0(輸出端的電晶體接地)則Y=0,必須在A’、B‘、C’端均為1時Y=1可以證明。

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歸納與整理(四)

1. 負責邏輯運算最基本的元件就是邏輯閘。

2. 反閘(NOT Gate)輸出端的狀態永遠與輸入端相反。

3. 或閘(OR Gate)當任何一個輸入端為邏輯1時,輸出端必為邏輯1,僅在輸入端全部為邏輯0時,輸出端才會為邏輯0。

4. 及閘(AND Gate)當任何一個輸入端為邏輯0時,輸出端必為邏輯0,僅在輸入端全部為邏輯1時,輸出端才會為邏輯1。

5. 反或閘(NOR Gate)的功能相當於或閘的輸出端加一個反閘,當任何一個輸入端為邏輯1時,輸出端必為邏輯0,僅在輸入端全部為邏輯0時,輸出端才會為邏輯1。

6. 反及閘(NAND Gate)的功能相當於及閘的輸出端加一個反閘,當任何一個輸入端為邏輯0時,輸出端必為邏輯1,僅在輸入端全部為邏輯1時,輸出端才會為邏輯0。

7. 互斥或閘(EXCLUSIVE OR Gate)可由或閘、及閘、反閘組合而成,它有兩個輸入端及一個輸出端,當兩個輸入端的狀態相同時,輸出端必為邏輯0,兩個輸入端的狀態不相同時,輸出端才會為邏輯1。

8. 反互斥或閘又可稱為互斥反或閘(EXCLUSIVE NOR Gate)相當於互斥或閘的輸出端加反閘,亦可由或閘、及閘、反閘組合而成,它有兩個輸入端及一個輸出端,當兩個輸入端的狀態相同時,輸

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9. 當我們設計數位電路時,會考慮使用最少的IC數量,而非最少的邏輯閘。

10. 反或閘、反及閘、反互斥或閘、互斥或閘都可以替換成反閘。

11.第摩根第一定理為兩變數或運算後反相等於變數先反相後再做及運算。

12. 第摩根第二定理為兩變數及運算後反相等於變數先反相後再做或運算。

13. 綜合第摩根第定理,我們可以歸納出一個原則 ,也就是當及閘、或閘互換時,輸入及輸出都加上反閘即可。(口訣:及閘變或閘;或閘變及閘,頭尾加反閘。)

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slide145
第4章 

基本邏輯閘

4-1 反閘

4-2 或閘

4-3 及閘

4-4 反或閘

4-5 反及閘

4-6 互斥或閘

4-7 反互斥或閘

4-8 閘的替換

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-----------出頭天-----------

吳天才是某專科學校的高才生,畢業後到了一家小規模的玩具開發公司工作,負責電路實驗的工作,無意中將一台示波器給摔壞了,開發部主任早就看他不順眼,報告老板後期望他走路,果不然,老板招見了吳天才。

老板:「公司推出產品以來都沒賺到錢,那台進口示波器是本公司重要的生產工具,扣你的所有薪水都不夠賠這個月的損失,你說怎麼辦?」

天才:「公司不賺錢是因為開發部的實力太差,跟示波器摔壞關係不大。」

老板:「何以見得!?」

天才:「請你看看這張公司的產品線路圖,如果這張電路的生產成本為50元,我可以至少幫你省下20元,如果你每月生產5000個,我等於每月替你賺了十萬元,夠不夠賠示波器呢?」

老板接過了電路圖,半信半疑的說到:「這個月還有5天,證明給我看,否則就自動走路。」

5天之後開發部主任再也沒來上班了,吳天才如何為老板省錢的?

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基本邏輯閘

4-1 反閘

4-2 或閘

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第5章 

組合邏輯的表達

5.1什麼是組合邏輯

5-2組合邏輯函數表示法

5.3組合邏輯的設計方法

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第5章 組合邏輯的表達與電路設計

5.1 什麼是組合邏輯

        若以邏輯電路而言,有兩個重要的特徵,(1)輸入端滿足了某特定的邏輯狀態的組合且不分先後的組合順序,可令輸出端產生邏輯「1」否則為「0」,(2)此種邏輯電路輸入可以影響輸出,但輸出不會影響輸入。因此,目前為止我們所學習到的布林代數式,以及真值表分析輸出與輸入的邏輯關係都是屬於組合邏輯。

slide152
5.2 組合邏輯函數表示法

5.2-1 積之和(sum of product)

在數位電路係統中某事件的成功必然指的是某電路的輸出得到應有的狀態,而輸入端各點的邏輯狀態組合就是成功的條件,這些條件也許不只一個,我們稱為「項」,它們都以碼的型態出現,例如Y=C'B'A+C'BA+CB'A,其中Y就是電路的輸出端,當組合條件成立時它會輸出邏輯「1」,而C'B'A、C'BA、CB'A就是成功所需的「項」,若將它們寫成001、011、101的編碼,在十進制中則是1、3、5,所以若用函數F表達,又可以寫成:

F(C、B、A)=Σ(1,3,5)

換句話說,Y=C'B'A+C'BA+CB'A與F(C、B、A)=Σ(1,3,5)是一樣的,有時以函數代替布林代數式似乎簡便了許多,由於布林代數式中每一項的變數都是先做「及」運算“‧”,再將項做「或」運算“┼”,看起來很像「相乘」後「相加」,所以稱此種表達方式為積之和(sum of product,簡稱SOP),在函數式中“Σ”在此就是“總和”的意思,而總和的項目包括(1,3,5)。

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對於積之和的電路型態如果未經替換,就是一種多輸入的及閘將變數做「及」運算後再用或閘將每一個及之輸出的結果做「或」運算(AND-OR),以Y=C'B'A+C'BA+CB'A而言 ,電路圖即為:
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5.2-2 和之積 (product of sum)

若F(C、B、A)=Σ(1,3,5)表示以(C、B、A)所組合的項有(1,3,5)可以令組合邏輯輸出為邏輯1,換句話說剩餘的項 (0,2,4,6,7)將使組合邏輯輸出為邏輯0,因此F函數也可以寫成:

F(C、B、A)=Π(0,2,4,6,7)

由於此函數表達的是邏輯0的輸出項,所以在布林代數式要以Y的反相輸出為等式,亦即:

若等號兩側同做一次反(NOT)運算,我們又可以得到Y輸出為邏輯1的布林代數式:

再以第摩根定理轉換此式後,則為:

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在此我們必須強調等式5.2-2和等式5.2-1的邏輯結果是完全相同的 ,但是此式看起來像是將變數先「相加」的項再「相乘」,因此我們稱此種表達式為和之積(product of sum,簡稱POS),用函數表達時請留意F(C、B、A)=Π(0,2,4,6,7),函數F包含的項均為輸出邏輯「0」的項,若要直接寫成輸出為邏輯「1」的布林代數式,各項中的變數必須取補數(反相)相加,再將各項相乘,也就是等式5.2-2的樣子,而函數中的“Π”在此可當作“乘積”的意思。

以等式5.2-2所表達出來的和之積電路型態,若未經替換即是一種先「或」再「及」的電路型態(OR-AND),如下圖所示:

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例5.2-2

試將Y=C'B'A'+ C'B'A+ C'BA'+ C'BA+ CB'A'用函數F(C、B、A)=Π()之型態表示。

F(C、B、A)=Π(5、6、7)

例5.2-3

試將F(C、B、A)=Σ(0、1、3、5、7)用布林代數式SOP之型態表示。

Y=C'B'A'+ C'B'A+ C'BA+ CB'A+ CBA

例5.2-4

試將F(C、B、A)= Π(0、1、3、5、7)用布林代數式POS之型態表示。

Y=C+B+A.C+B+A'.C+B'+A'.C'+B+A'.C'+B'+A'

例5.2-5

試將F(C、B、A)= Σ(2、4、6)用布林代數式POS之型態表示。

Y=C+B+A.C+B+A'.C+B'+A'.C'+B+A'.C'+B'+A'

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例5.2-6

試將Y=C+B+A.C+B+A'.C+B'+A'.C'+B+A'.C'+B'+A'用函數F(C、B、A)=Π()之型態表示。

F(C、B、A)=Π(0、1、3、5、7)

例5.2-7

試將Y=C+B+A.C+B+A'.C+B'+A'.C'+B+A'.C'+B'+A'用函數F(C、B、A)= Σ()之型態表示。

F(C、B、A)= Σ(2、4、6)

例5.2-8

試將F(C、B、A)=Σ(0、1、6、7)填入卡諾圖內。

F(C、B、A)=(0)=000

F(C、B、A)=(1)=001

F(C、B、A)=(6)=110

F(C、B、A)=(7)=111

以上四項均是函數F為1之項,所以卡諾圖為:

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例5.2-9

試以卡諾圖將F(C、B、A)=Σ(0、1、2、3、6、7)化簡。

例5.2-10

試以卡諾圖將F(C、B、A)= Π(4、5)化簡。(結果與例5.2-9相同)

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5.3 組合邏輯的設計方法

如果您已經確實的學習了之前的章節,表示您已經有組合邏輯電路的設計能力,本節只不過是要將組合邏輯電路設計的步驟歸納出來,但是每一個步驟都是以前學過的東西。

對於組合邏輯電路的設計,我們可以遵循以下各步驟進行:

確實瞭解電路需求,知道輸入端有幾個,輸出端有幾個。

以真值表分析輸入及輸出之間的關係。

以卡諾圖化簡每一個輸出應有的項,並列出布林代數式。

將布林代數式畫成電路圖。

替換邏輯閘重繪電路,使得電路使用較少的IC。

實際電路的安裝與測試。

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例5.3-1

今有三個人想要進行秘密投票,若使用邏輯電路來解決問題,可以給予每個人均一只開關,開關接通設定為邏輯0,開路設定為邏輯1,當有兩人以上將開關接通,輸出邏輯0推動一只LED(註)表示通過表決,否則LED保持不亮。

步驟 1

從題目中,知道輸入端有3個,輸出端有1個。

步驟 2

真值表應為:

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步驟 3

以卡諾圖化簡每一個輸出應有的項,並列出布林代數式。

步驟 4

將布林代數式畫成電路圖。

(有關開關電路及LED指示電路,請參考本章末之補充資料。)

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步驟 5

由於基本閘中沒有3輸入的TTL或閘,所以依第摩根定理將所有的閘替換成為反及閘,並重繪電路圖。

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步驟 6

因為要直接驅動LED約10mA的電流,我們查閱TTL資料手冊選擇輸出邏輯0時的容忍電流(IOL)為16mA的3輸入反及閘7410,並裝配電路加以實驗,當C、B、A任何兩個開關接通時LED會亮,求証設計是正確的。

例5.3-2

如圖5.3-1所示,水塔內裝有三段水位檢測感知器S1、S2、S3,接觸水時輸出邏輯“1”,希望經由組合邏輯電路顯示其水位,Y0表示水位在S1之下,Y1表示水位在S1與S2之間,Y2表示水位在S2與S3之間, Y0、Y1、Y2、Y3表示水位超過S3,Y0、Y1、Y2、Y3均以正邏輯輸出,請設計此組合邏輯電路。

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步驟 1

從題目中,知道輸入端有3個,輸出端有4個。

步驟 2

因為水位到達S2時必然S1也超過了,同理水位到達S3時必然S2、S1也超過了,所以No. 2、4、5、6的狀態不可能出現所以真值表應為:

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步驟 3

以卡諾圖化簡每一個輸出應有的項,並列出布林代數式。

由於Σ(2、4、5、6)的狀態不可能出現,所以Y的輸出可以大膽假設為“1” 或“0”都不影響組合邏輯原來的要求,我們稱這類的「項」為「隨意項」,可在卡諾圖中以「×」填入,化簡時可以將它視為“1” 或“0”。

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步驟 4

將布林代數式畫成電路圖。

步驟 5

依第摩根定理將或閘替換,這樣可以少用一種IC,重繪電路圖於下。

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步驟 6

在求証組合邏輯電路是否正確時,水位檢測感知器S1、S2、S3可以用邏輯實驗箱上的邏輯準位設定裝置代替,當然依本章末之補充資料自己做3個也可以,這樣總比接上水位檢測感知器後還得找個大水桶方便多了。

反閘選用7404,反及閘選用7400,一供是兩只IC,可將此組合邏輯電路完成。當然,用7400替換掉7404也可以,這樣此電路就僅需同一編號的IC-7400兩只就可以了。

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例5.3-3

試設計一個可以檢查4位元二進碼大於9之電路。

步驟 1

4位元二進碼在輸入端,所以輸入端為4個,檢查結果用Y輸出。

步驟 2

本例使用函數表達比真值表簡單而且清楚,所以我們可以將題意寫成:

Y(D、C、B、A)=Σ(10,11,12,13,14,15)

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步驟 3

將Y為1的項填入卡諾圖中,並化簡求得布林代數式。

步驟 4

將Y=DC+DB之電路繪出。

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步驟 5

將或閘替換後重繪電路。

步驟 6

此電路用一只7400即可完成,電路雖簡單,初學者還是多實驗的好,否則就得將二進碼從0000到1111放在電路輸入端D、C、B、A,耐心的推導一遍,看看Y輸出是否在大於9以後輸出邏輯1。(A的變化

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補充資料(五)

一個簡單的邏輯準位輸出電路如圖S5-1所示。 當Sw接通(On)時,Vs為0V,可視為邏輯“0”輸出,當Sw打開(Off)時,Vs為Vcc,可視為邏輯“1”輸出,電阻R的作用在限制Sw接通時的電流,越大越省電,但是當Sw開路時R又與輸出端的負載產生分壓,此時R若大於負載電阻,Vs則會降至Vcc一半以下,導致邏輯“1”輸出準位的錯誤,好在我們已知Vs是接至TTL或CMOS的輸入端,它們的輸入端阻抗都相當高,R的範圍在10K至1M之間都是常用的數值。

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以TTL直接驅動LED的電路。 由於標準TTL系列低態輸出時可以承受的電流(IOL)約16mA,遠大於高態輸出時可以提供的電流(IOH)約400μA,所以TTL大多以低態輸出來驅動需要電流的裝置,一只LED流過10mA的亮度是一般使用者可以接受的,而10mA剛好又在IOL(16mA)的範圍內,圖S5-2就是一個典型的電路,其中VOL最壞時為0.4V(註),LED的順向壓降約為1.5V,因此計算R的阻值方法為:

R=(5V-0.4V-1.5V)/10mA≒300Ω

註;TTL的VOL典型值為0.2V,當考慮電壓上升導致LED電流不足,我們採用最大可能的輸出為0.4V。

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--------密碼鎖--------
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在電腦的世界裡,可以做任何數目系統而且複雜的演算,但是大多數的演算都藉由軟體(程式)來解決,而非用硬體(電路)直接進行各種演算,電腦的硬體或其他數位電路在做算術運算時,最基本的電路往往只有二進位加法器而已,至於減法可藉由補數的加法解決,乘法等於連續的加法,除法則是連續的減法,可見加法器在運算數位系統中的重要性,但它也不過是幾個邏輯閘就解決的電路,現在我們就先來瞭解二進加法的演算以及邏輯電路是如何做加法的。

在二進數目系統中只有兩個數字符號「0」與「1」,所以個位數的相加僅有以下四種可能:

從表6.1-1中很快的可以看出和的輸出式S=A'B+AB',這不就是S=A⊕B嗎?而進位部份的輸出式CO =A.B,這個不含前級進位輸入的加法器如圖6.1-1所示,稱為半加器(Half-Adder),它的電路僅需一個互斥或閘和一個及閘組合即可。

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步驟三

以卡諾圖化簡每一個輸出應有的項,並列出布林代數式。

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步驟四

將布林代數式畫成電路圖。

                                                                                                                                                                              步驟五

替換邏輯閘重繪電路,使得電路使用較少的IC。

將步驟四所得的電路框成以下的樣子,現在我們發現全加器(Full-Adder)可以用兩只半加器及一個或閘來完成了。

slide184

步驟六

至此一個全加器已經完成,讀者可以在實驗室裡依真值表的輸入條件測試其正確性,以加深印象。

有了全加器之後,一個長度為四位元的加法就可以用四個全加器加以完成如圖6.1-3所示,若加法中的位元增多時,僅需要將全加器並接至最高位元即可。

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slide185

第7章 編碼與解碼器

7.1 編碼器

7.2 解碼器

補充資料(七)

歸納與整

理(七)

問題與討論(七)

學後評量(七)

學習與生活(七)

第7章 編碼與解碼器

7.1 編碼器

組合邏輯中將某輸入線的動作狀態以數碼的形式輸出,此電路即為編碼器(encoder)。編碼器電路輸出線數越多,可以編碼的數量就越多,亦即可以區分輸入的線數就越多,例如一個擁有101個按鍵的鍵盤,若要以編碼器區分每一個按鍵的動作,此編碼器的輸出線至少要7條(27=128),我們常將鍵盤按鍵編碼輸出,最主要的目的就是減少鍵盤與數位系統中的連線,試想一個101條線輸出的鍵盤如何在桌面上移動,若將其編碼輸出,信號線僅需7條,是不是方便太多了。

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第7章 編碼與解碼器

7.1 編碼器

7.2 解碼器

補充資料(七)

歸納與整

理(七)

問題與討論(七)

學後評量(七)

學習與生活(七)

7.1-1編碼器的動作與編碼

圖7.1-1是一個四鍵編碼器編碼器,我們藉由這個圖來瞭解何謂輸入線的動作與編碼,當編碼器輸入端4個開關其中一個按下時,我們稱此開關動作了(active),因為每一個開關都有自己的輸入線,所以也可以說編碼器某輸入線動作了,「動作」對邏輯電路而言沒有規定一定是「0」或「1」,對TTL的編碼器而言,通常是以「0」來動作的,而CMOS則大多以「1」來動作。

當編碼器任何一個輸入線動作時,輸出端將會產生編碼,以圖7.1-1而言,S0、S1、S2、S3動作時分別對應的Y1Y0輸出是00、01、10、11(見表7.1-1),請注意一個問題,沒有任何一個按鍵動作時Y1Y0 =11與S3動作時的編碼相同,這個問題如何解決呢?也就是Y1Y0用什麼碼來代表S0、S1、S2、S3中沒有任何一個按鍵壓下呢?解決的方法有二,方法之一為將輸入線減少一條,例如我們可以將圖7.1-1中的S3去除,因此原來對應於S3的編碼狀態11就可以設計成S0、S1、S2中無鍵按下時的狀態輸出,整個編碼輸出對應如表7.1-2所示。

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slide187

方法之二則為多加一條有效編碼輸出線ST,每當任何一鍵動作時,此輸出線立即跟著動作用以表示目前的編碼是有效的,表7.1-3中的ST僅在有鍵按下時為0,數位系統可根據ST為0時讀取Y1Y0的編碼。方法之二則為多加一條有效編碼輸出線ST,每當任何一鍵動作時,此輸出線立即跟著動作用以表示目前的編碼是有效的,表7.1-3中的ST僅在有鍵按下時為0,數位系統可根據ST為0時讀取Y1Y0的編碼。

第7章 編碼與解碼器

7.1 編碼器

7.2 解碼器

補充資料(七)

歸納與整

理(七)

問題與討論(七)

學後評量(七)

學習與生活(七)

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結束

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第7章 編碼與解碼器

7.1 編碼器

7.2 解碼器

補充資料(七)

歸納與整

理(七)

問題與討論(七)

學後評量(七)

學習與生活(七)

7.2 解碼器

解碼器(decoder)在數位系統中包含了兩種意義的電路,第一種電路是以輸入端的碼去指定輸出端其中一條輸出線動作,而另一種電路則是將輸入端的碼轉換成其他的編碼,此種電路也可以稱為轉碼器(code converter)。

7.2-1n線至2n線解碼器

一個解碼器輸入編碼的線數有n條,則此解碼器最多可以指定2n條輸出線動作,而且每一輸出線僅對應輸入端唯一的一組編碼。

如圖7.2-1所示,輸入編碼的線數有3條,輸出線有8條(23=8),此解碼器稱為3線至8線解碼器或3對8線解碼器(3 to 8 Decoder) ,但有的資料手冊是以輸出數量命名,故又稱為8之1解碼器(1-of-8 Decoder)。在圖7.2-1中,當D2D1D0=000時;Y0動作,當D2D1D0=001時;Y1動作,同理,當D2D1D0=111時;Y7動作。由於n線至2n線解碼器的解碼輸出有唯一性,因此電路設計上就變得相當單純化,以圖7.2-1而言:

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slide189

第7章 編碼與解碼器

7.1 編碼器

7.2 解碼器

補充資料(七)

歸納與整

理(七)

問題與討論(七)

學後評量(七)

學習與生活(七)

Y0 (D0、D1、D2)=Σ(0)= D2' D1' D0'

        Y1 (D0、D1、D2)=Σ(1)= D2' D1' D0

如此類推至

Y7 (D0、D1、D2)=Σ(7)= D2 D1 D0

故其電路(圖7.2-2)均以3輸入的及閘完成即可。

實際的數位積體電路中,解碼器都會設計一個以上的致能(Enable,常以E代表)接腳,有的資料手冊會稱為閘門(Gate常以G代表),稱呼各家雖有不同,但從字面上的意思不難瞭解此接腳有著掌控整個電路的功能,從表7.2-1可知2線至4解碼器中的致能(E)為0時,無論A、B狀態為何,均無法導致任何解碼輸出(Y3、Y2、Y1、Y0均為0),僅在致能為1時允許解碼的功能隨著A及B的編碼而異。

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7.1 編碼器

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補充資料(七)

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學後評量(七)

學習與生活(七)

若致能的接腳不只一個,而且分別有0動作及1動作的接腳就更方便了,這類的積體電路在我們擴展解碼電路時,可以省掉一些邏輯閘的使用,例如圖7.2-5與圖7.2-4相比就省掉一只反閘。

一個含有致能功能的解碼器,其電路設計只需控制其輸出的邏輯閘即可,圖7.2-5中的致能控制可以用圖7.2-6的方式完成,其中EE'=0則Y0、Y1、Y2、Y3均為0,E'E=1則Y0、Y1、Y2、Y3依A、B解碼。

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學習與生活(七)

例7.2-1

試設計一只含有致能控制(E)的2至4線解碼器。

    步驟一

分析組合邏輯的輸入及輸出端數量;含有致能                                              

控制(E)的2至4線解碼器,應有3個輸入端A、B、E,

4個輸出端Y0、Y1、Y2、Y3。

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步驟二

以真值表分析輸入及輸出的關係。

   步驟三

利用圖7.2-6的方式將2線至4線解碼器與致能控制分開設計。

由於解碼器的輸出與輸入間有唯一性,所以不需要卡諾圖化簡,直接寫出布林代數式為:

Y0 =A'B'

    Y1 =AB'

   Y2 =A'B

    Y3 =AB

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步驟四

繪出解碼器部份布林代數式的邏輯電路。

步驟五

從真值表得知致能控制與輸出的關係為:

Y0 =A'B'E

Y1 =AB'E

Y2 =A'BE

Y3 =ABE

所以加上致能控制的2線至4線解碼器電路為:

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7.2-2BCD至七段顯示解碼器

七段顯示器由發光二極體(light emitting diode ; LED)組合而成,

分為共陰及共陽兩型,將內部所有LED的陰極接在一起的稱為共陰型,

內部所有LED的陽極接在一起的稱為共陽型,見圖7.2-2-1。

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slide196

由於七段顯示器分為共陰型及共陽型,所以BCD至七段顯示解碼(轉碼)的數位積體電路也分為兩類,TTL的7448、7449及CMOS的4511必須配合共陰型七段顯示器使用,而TTL的7446、7447就必須配合共陽型七段顯示器使用。這些IC的輸出端為了要驅動LED均有提高耐壓及輸出電流的設計,因此資料手冊中常以BCD至七段顯示解碼器/驅動器(BCD to 7 Segment Decoder/Driver)稱之,在使用上特別應該注意共陰型及共陽型七段顯示器電源的接法,而且與解碼器之間也務必要加上限流電阻(見圖7.2-2-2),至於解碼器的各接腳功能,本節將以7447為範例說明之。

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學習與生活(七)

     TTL的7447是一只與共陽七段顯示器搭配使用的七段顯示解碼器,所以驅動LED的輸出端均以0動作,在IC接腳圖中常會畫上一個小圓圈表示低態動作的意思,輸出端最大耐壓為15V,低態輸出時可以提供的電流大於40mA,這個輸出特性對於一般規格的七段顯示器已經足夠。

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使用時的接線方法,BCD碼輸入部份與解碼後接至共陽型七段顯示器的電路與圖7.2-2-2b完全相同,圖7.2-2-4是BCD碼由0000至1001經7447解碼後輸往七段顯示器之相對顯示。若七段顯示器的電源為5V,限流電阻可用330Ω,輸出電流將限制在10mA左右,除了BCD輸入以及解碼輸出a~g,其餘的各腳功能敘述於下:

LT:LED測試線(Lamp Test);此腳動作於低態(0),動作時a~g等解碼輸出端全為0,若七段顯示器的電路正常LED應全亮,也就是應該顯示一個「8」字。

BI/RBO:遮沒輸入/漣波遮沒輸出(Blanking Input / Ripple Blanking Output);此腳強迫接邏輯0時屬於遮沒輸入的動作,此時a~g等解碼輸出端全為1,若七段顯示器的電路正常LED應全暗。漣波遮沒輸出的功能則必須配合漣波遮沒輸入(RBI)接腳為邏輯0且BCD碼輸入端為0(DCBA=0000)時,此腳由1轉為0。

RBI:漣波遮沒輸入(Ripple Blanking Input);此腳為0且BCD碼輸入端為0(DCBA=0000)時,此時解碼後的「0」字將被遮沒(不顯示),這種功能應用於兩個數字以上的顯示,當數字以0開頭時可以自動產生遮沒,例如007這個數字透過圖7.1-2-5的接線方式只會顯示7,前面兩個0會被RBI的功能給遮沒掉。

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第7章 編碼與解碼器

7.1 編碼器

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例7.2-1

圖7.2-2-5 中IC-3的BCD碼輸入為0000,IC-2的BCD碼輸入為0000,IC-1的BCD碼輸入為0111,則七段顯示器該顯示什麼?

答:

IC-3的BCD碼輸入為0000,RBI=0(接地),因此RBO轉為0,所以解碼後的「0」字將被遮沒,因此七段顯示器全暗。

IC-2的BCD碼輸入為0000,IC-3的RBO =0導致RBI=0,,所以解碼後的「0」字也被遮沒,因此七段顯示器全暗。

IC-1的BCD碼輸入為0111,但RBI=1(H),所以七段顯示器顯示「7」。

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例7.2-2

圖7.2-2-5 中IC-3的BCD碼輸入為0000,IC-2的BCD碼輸入為0001,IC-1的BCD碼輸入為0000,則IC-3、IC-2、IC-1的abcdefg的邏輯狀態分別為?以及七段顯示器該顯示什麼?

答:

IC-3的BCD碼輸入為0000, RBI=0,所以解碼後的「0」字將被遮沒,因此IC-3的abcdefg =1111111,七段顯示器全暗。

IC-2的BCD碼輸入為0001,IC-2的abcdefg =1001111,七段顯示器顯示「1」。

IC-1的BCD碼輸入為0000,但RBI=1(H),所以IC-1的abcdefg =0000001,七段顯示器顯示「0」。

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結束

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7.1 編碼器

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1. 74147是一只含有優先權的9鍵至反相BCD編碼數位積體電路。

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第7章 編碼與解碼器

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2. 74139是一只兩組包裝的2至4線解碼器。

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3. 7442是一只BCD至十進位反向輸出解碼器。

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 4.  CD4511是一只BCD七段顯示解碼數位積體電路,它與共陰七段顯示器配合使用,沒有漣波遮沒控制,有燈測試LT及全遮沒控制BI,BCD輸入資料可用LE=1時鎖定,一但鎖定後移走BCD輸入端的資料也不改變顯示結果。

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5. 574138是一只有3個致能控制(G1、G2A、G2B)的3線至8線反向輸出解碼器。

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第7章 編碼與解碼器

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6. 以解碼器設計組合邏輯

將組合邏輯輸出為1的項在解碼器的輸出端以或閘組合,則解碼器的輸入端等於組合邏輯的輸入端,或閘輸出端如同組合邏輯的輸出端。

例S7-1

試以3對8線解碼器設計Y(C、B、A)=Σ(3,4,5)之電路。

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圖一 二極體編碼器

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-----光華商場的半成品----

某職業學校畢業旅行來到台北,傍晚自由活動時大家一窩蜂的要逛逛有名的光華商場,大多數的學生都在詢問電腦有關產品的價格,只有柳大川在一張海報前佇立不前,海報上有幾個大字是這樣寫著:『8項無線電搖控發射及接收器只要200元』,一向喜歡玩無線電搖控飛機的柳大川,終於忍不住擁有的渴望,他走進了店內。

柳大川:「老板,我要一組無線電搖控的發射及接收器。」

老板:「很抱歉,這個東西太好賣了,完整品早就銷售一空,現在還有幾個半成品,你需要的話只收你100元就好。」

柳大川心想即使買成品回去也是要改裝到飛機上,買半成品不是就賺到了,於是二話不說的拿出了100元買下了一組。

回到學校後,柳大川迫不及待的拿出套件的電路圖出來研究,發現半成品原來是少掉8個按鍵編碼器的東西,如果真的要用在搖控飛機上,還需在接收器上設計一個3對8線解碼器,於是他求助於網路,可以幫他設計出來者,他將寄

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第7章 編碼與解碼器

7.1 編碼器

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

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(八)

歸納與整理

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問題與討論

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學後評量

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學習與生活

(八)

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在數位系統中,若有一個以上通道的數位信號需要輸往單一的接收端,數位系統通常會使用到一種可提供選擇資料的裝置,透過選擇線上的編碼可以決定輸入端上其中一個通道的數位資料被讀取,這種裝置就叫做多工器(multiplexer)或資料選擇器(data selector)。如圖8.1-1多工器示意圖的說明,左側有N個資料(D0 ~ DN-1 )等待選取,但需經由下方的資料選擇線(n)決定那一個輸入端的資料可以通往資料輸出線(Y),資料線數N越多則資料選擇線n就必須增加,兩者間必須滿足N≦2n的條件。

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第8章

多工器與解多工器

8.1 多工器

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8.1-1多工器的電路形成

多工器的電路基本結構可由選擇線為輸入的解碼器去控制何者資料線輸出來完成。如圖8.1-2所示,當選擇線S1 S0 =00時, E0 =1、 E1 =0 、E0 =0 、E0 =0,因此D0被G0允許輸出至Y,也就是此時Y= D0。同理,當選擇線S1 S0 =01時,E1被解碼,因此E1 =1,D1被G1允許輸出至Y,此時Y= D1。當選擇線S1 S0 =10時,E2被解碼,因此E2 =1,D2被G2允許輸出至Y,此時Y= D2。當選擇線S1 S0 =11時,E3被解碼,因此E3 =1,D3被G3允許輸出至Y,此時Y= D3。如此類推,只要解碼器的輸出端數量能夠與多工器的資料端數量相同,都可以透過及閘做允許輸出,而或閘G4在電路中將所有任何一個及閘的輸出都可以接通至多工器的輸出端。

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第8章

多工器與解多工器

8.1 多工器

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歸納與整理

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例8.1-1

試設計一只4對1的多工器。

步驟一

先完成一只2線至4線解碼器(過程見例7.2-1),電路如下。

步驟二

將解碼器的輸出與4個資料端 用及或閘(AND-OR)接至資料輸出端即可。

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第8章

多工器與解多工器

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步驟三

由於結合律 (AB)C=ABC,所以解碼器中的E0= S1'S0'和D0的AND可寫成

E0= (S1'S0')D0 =S1'S0'D0,

同理

E1= (S1'S0) D1 =S1'S0D1、

E2= (S1S0') D2 =S1S0'D2、

E3= (S1 S0) D3 =S1S0 D3,

因此步驟二的結果可改用一個3輸入的及閘取代兩個2輸入的及閘,將電路簡化。

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第8章

多工器與解多工器

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8.1-2 多工器的多位元傳輸

前面所談到的多功器均只有一個輸出端,換句話說每次僅能有一個位元可從輸入端轉移至輸出端,若有多個位元需要同時進行多工切換時,只需將數個多工器並接使用即可,多工器的數量視位元需要而定,多工器的資料輸入線數視有幾筆資料等待選擇而定,例如有四筆八位元的資料等待切換至同一個輸出端

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,則可選用4對1多工器八個來並接完成,如圖8.1-4所示,其中請注意所有多工器的選擇線必須並接成一組,同一筆資料的位元必須分接至每一個多工器的資料端,而且每筆資料在多工器上的輸入位置必須相同。

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第8章

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8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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8.1-3積體電路的多工器

目前的數位積體電路中,如74157,74153,74151,74150,分別為2對1、4對1、8對1、16對1的多功器,結構與動作原理與前面談及的完全相同,但有一點必須注意的是實際的多功器數位積體電路都設計了致能(enable)控制,有的資料手冊會用閃控(strobe)或閘控(gate)稱之,但是作用都是為了控制多工器能不能發生效用,見圖8.1-5中的E端,當此腳等於0時,輸出必等於0,只有在E端為1時,輸出才能依選擇線選擇輸入端的資料輸出。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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TTL中的致能常以「低態」動作,所以實際的電路中會在圖8.1-5的E端加入一個反閘,74157,74153,74151,74150都是這樣設計的,如圖8.1-6a及圖8.1-6b分別為74157及74153的電路功能圖,我們會在致能E的端子加上一個小圓圈,表示致能E是以低態動作,也就是E=0時此IC才有功能。

例8.1-3

圖8.1-6b中S1 S0 =10,E= 0,YA、YB 分別為?

答:YA= A2、YB= B2

結束

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

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問題與討論

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學後評量

(八)

學習與生活

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解多工器(demultiplexer)的功能剛好與多工器的動作相反,它可以將一個位元的資料透過選擇分配給多個輸出端中的一個,所以又稱為資料分配器(data distributor ),如圖8.2-1所示,n條資料選擇線的編碼決定資料輸入端D的資料將輸往N個資料輸出端中的那一個,資料輸出端N越多則資料選擇線n就必須增加,兩者間必須滿足N≦2n的條件。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

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歸納與整理

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問題與討論

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學後評量

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學習與生活

(八)

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8.2-1解多工器的電路形成

解多工器需要依資料選擇線選擇接通的輸出端,所以也像多工器一樣需要一個解資料輸入端用及閘AND起來,因此一旦決定了資料選擇線的編碼,只有資料輸入端用及閘AND起來,因此一旦決定了資料選擇線的編碼,只有解碼器為1的輸出端所AND的資料會被輸出,我們比照圖8.2-1就很容易明白了。

例8.2-1

試設計一只1對4的解多工器。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

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歸納與整理

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問題與討論

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學後評量

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學習與生活

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步驟一

猶如多工器的設計步驟,需要先完成一只2線至4線解碼器(過程見例7.2-1),電路如下。

步驟二

將解碼器的輸出與資料輸入端用及閘AND接至資料輸出端,即可完成此電路。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

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歸納與整理

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問題與討論

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步驟三

由於結合律 (AB)C=ABC,所以解碼器中的E0= S1'S0'和D AND可寫成(S1'S0')D=S1'S0'D,同理E1= (S1'S0) D =S1'S0D、E2= (S1S0') D =S1S0'D、E3= (S1S0) D =S1S0D,因此步驟二的結果可改用一個3輸入的及閘取代兩個2輸入的及閘,將電路簡化。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

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問題與討論

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學後評量

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8.2-2 解多工器的多位元傳輸

一個解多工器每次只能將一個位元送往輸出端,若有一個以上的位元要同時輸出,我們可以將多個解多工器並接使用。解多工器的數量視位元需要而定,解多工器的資料輸出線數視有幾筆資料等待選擇而定,例如有一八位元的資料等待切換至不同的4個輸出端,則可選用1對4解多工器八個來並接完成,如圖8.2-2所示,請注意所有解多工器的選擇線必須並接成一組,等待分配的8位元資料必須依序接在不同的解多工器輸入端,同一筆資料的輸出位元被分配在每一個解多工器的資料輸出端的同一位置上。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

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歸納與整理

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8.2 解碼器

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8.2-3 積體電路的解多工器

在現有的數位積體電路中,如74138,74139,74154分別為1對8、1對4、1對16的解多功器,由於擁有致能功能的解碼器都可以做為解多功器使用,所以74138,74139,74154在資料手冊中又稱為3對8、2對4、4對16的解碼器/解多功器。擁有致能功能的解碼器都可以做為解多功器使用,其道理我們以圖8.2-3說明之。

在圖8.2-3a解碼器的B、A為編碼輸入端,當E=1時,它由00、01、10、11決定Y0、Y1、Y2、Y3何者為1,但E=0時,Y0、Y1、Y2、Y3全部為0。現在我們再看圖8.2-3b解多功器,S1、S0 相同於解碼器的B、A,而D相同於解碼器的E,當S1、S0 決定Y0、Y1、Y2、Y3何者解碼時,還要看D為0或為1,若D=1(E=1),被解碼的Y=1,也就是D=1使得解多功器的Y=1是一樣的。若D=0(E=0),全部的Y為0,就等於D=0使得解多功器的Y=0是一樣的。因此解碼器的編碼輸入端等於解多功器的資料選擇線,解碼器的致能端等於解多功器的資料輸入端,而解碼輸出端就等於資料輸出端。

有的解碼/解多功器的輸出端以低態做為解碼輸出,那麼做為解多功器時從資料端被選擇到輸出端時就會產生反相輸出,如圖8.2-4a。若解碼輸出並未反相,在資料輸入端E(D)=0,Y=1、E(D)=1,Y=0,輸出時也等於將資料輸入反相了,所以圖8.2-4b做為解多功器時輸出也是反相的。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

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前節中我們曾經談及解碼器IC多設計幾個有低態也有高態控制的致能接腳,可以方便解碼的擴展,這類的解碼器IC運用在解多工器時,正好讓我們拿來當做要不要反相輸出的選擇。

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例8.2-1

試以3線至8線解碼器IC-74138分別應用在反相及非反相輸出的1對8解多工器。

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8.2 解碼器

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結束

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CMOS數位積體電路中的4016、4066都是類比對稱傳輸開關(analog bilateral switch),也可以簡稱為傳輸閘(transmission gate ; TG)或類比開關(analog switch),這類的開關可由一個控制接腳來控制開關導通與否,導通後的開關不分傳輸方向,兩端皆可為輸入或輸出,而且在電源範圍之內還可以傳送類比信號。圖S8-1為一個類比開關建構之3對1多工器/1對3解多工器,做為3對1多工器時,三位元的資料從D0、D1、D2端輸入,輸出端為Y。做為1對3解多工器時,資料從D端輸入,輸出端為Y0、Y1、Y2。請注意此電路並未設計解碼器來選擇開關(TG),開關控制每次僅能有一個動作,所以S2、S1、S0每次僅能有一個為1,當S2S1S0=001時,D0 (Y0)與Y(D)導通,S2S1S0=010時,D1 (Y1)與Y(D)導通,S2S1S0=100時,D2 (Y2)與Y(D)導通。

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8.1 多工器

8.2 解碼器

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例S8-1

以圖S8-1做多工器,S2 S1 S0 =101,則Y輸出什麼?

答:D1 被TG1接通至Y,故Y= D1。

例S8-2

以圖S8-1做解多工器,S2 S1 S0 =101, D=1,則Y2、Y1、Y0分別為?

答:D被TG1接通至Y1,故Y1= 1,Y2、Y2 均為斷路的浮接狀態,或稱高阻抗狀態。

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第8章

多工器與解多工器

8.1 多工器

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CMOS類比多工/解多工器應用的原理與補充1的方式相同,只是加上解碼器包裝成數位積體電路,現有的IC包括兩組4通道的4052、8通道的4051、16通道的4067,每一只類比多工/解多工器都有禁制(inhibit)控制,相當於TTL的反相動作的致能(enable),也就是禁制為「0」時IC才能動作。以下是4051的結構,用以說明這類IC的動作原理,BCA為解碼器輸入端,解碼後可以選擇到一個傳輸閘(TG),例如BCA=000,TG0被接通,X0與Y之間可以開始傳輸類此信號,當然數位信號包括在內,因為傳輸時不分方向,故這類電路是多工器也是解多工器。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

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(八)

歸納與整理

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學習與生活

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例S8-3

以圖S8-2做多工器,CBA =101,Inhibit=0,則Y為?

答:X5被TG5接通至Y,故Y= X5。

多工器應用於組合邏輯電路的設計

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8.1 多工器

8.2 解碼器

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歸納與整理

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問題與討論

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學習與生活

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8.1 多工器

8.2 解碼器

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問題與討論

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學習與生活

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8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

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問題與討論

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學後評量

(八)

學習與生活

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例S8-5

試以4對1多工器完成F(C、B、A)=Σ(2,3,5,7)之電路。

步驟1

4對1多工器只有2個資料選擇端,將組合邏輯輸入端C、B接在多工器的資料選擇端。

步驟2

列出將F(C、B、A)=Σ(2,3,5,7)的真值表。

步驟3

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

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歸納與整理

(八)

問題與討論

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學習與生活

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結束

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8.1 多工器

8.2 解碼器

補充資料

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歸納與整理

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問題與討論

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學後評量

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學習與生活

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  • 在數位系統中,若有一個以上的數位信號需要輸往單一的接收端,數位系統通常會使用到一種可提供選擇資料的裝置,透過選擇線上的編碼可以決定輸入端上其中一個通道的數位資料被讀取,這種裝置就叫做多工器(multiplexer)或資料選擇器(data selector)。
  • 多工器資料選擇線(n)決定那一個輸入端的資料可以通往資料輸出線(Y),資料線數N越多則資料選擇線n就必須增加,兩者間必須滿足N≦2n的條件。
  • 多工器的電路基本結構可由選擇線為輸入的解碼器去控制何者資料線輸出來完成。
  • 多個位元需要同時進行多工切換時,只需將數個多工器並接使用即可。
  • 解多工器(demultiplexer)的功能剛好與多工器的動作相反,它可以將一個位元的資料透過選擇分配給多個輸出端中的一個,所以又稱為資料分配器(data distributor ) 。
  • 解多工器需要依資料選擇線選擇接通的輸出端,所以也像多工器一樣需要一個解碼器,而輸出選擇線就是解碼器的輸入端,解碼器的輸出端與多工器的資料輸入端用及閘AND起來,因此一旦決定了資料選擇線的編碼,只有解碼器為1的輸出端所AND的資料會被輸出。
  • 擁有致能功能的解碼器都可以做為解多功器使用。
  • 一個解多工器每次只能將一個位元送往輸出端,若有一個以上的位元要同時輸出,我們可以將多個解多工器並接使用。
  • 有的解碼/解多功器的輸出端以低態做為解碼輸出,那麼做為解多功器時從資料端被選擇到輸出端時就會產生反相輸出。
  • CMOS數位積體電路中的4016、4066都是類比對稱傳輸開關(analog bilateral switch),也可以簡稱為傳輸閘(transmission gate ; TG)或類比開關(analog switch) 。
  • 類比開關可由一個控制接腳來控制開關導通與否,導通後的開關不分傳輸方向,兩端皆可為輸入或輸出,而且在電源範圍之內還可以傳送類比信號。
  • 類比開關也可以建構多工器/解多工器。
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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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結束

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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------------接線切換盒-----------

琳達是一為在家上班的SOHO族,在她的工作室中有兩台列表機,一台是黑白點矩陣的,另一台則是彩色噴墨的,這兩台列表機各有各的優點與用途,過去她一直採用『接線切換盒』的方式來選擇列表機,省去了不必交換列表機接線的麻煩。但是最近她讀高中的兒子也對電腦產生了興趣,不但買了個人專用的電腦,而且一直吵著要買一台和琳達一樣的彩色噴墨列表機,琳達為了省錢很願意將彩色噴墨列表機與兒子共享,於是她想暫時將黑白點矩陣列表機停用,好利用原來那個『接線切換盒』將它倒過來使用,可讓自己的電腦和兒子的電腦接在『接線切換盒』,透過開關選擇使用同一台彩色噴墨列表機。

琳達這個構想可行嗎?不妨來邏輯思考一翻,說不定什麼時後也會碰到相同的需要呢。

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第8章

多工器與解多工器

8.1 多工器

8.2 解碼器

補充資料

(八)

歸納與整理

(八)

問題與討論

(八)

學後評量

(八)

學習與生活

(八)

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結束

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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第9章 門栓與正反器

門栓(latch)與正反器(flip-flop)均是數位電路中可以提供位元狀態儲存的裝置,它可以將邏輯狀態「0」或「1」存放在裝置內直到位元值需要改變或電源被切除,由於有兩個穩定的輸出狀態,所以在電子電路中被稱為雙穩態電路。

9.1 門栓電路

門栓可以說是正反器電路的前身,有的書籍乾脆就將其列入正反器的範圍,但是數位積體電路資料手冊中門栓與正反器是分門別類的,為了觀念上的釐清本章就以不同的標題來討論。在資料手冊中我們可以查到R-S門栓以及D型門栓,D型門栓由R-S門栓演變而來,而R-S門栓可由兩個NOR閘或兩個NAND閘組成,我們分別討論於下:

9.1-1 反或閘R-S門栓

如圖9.1-1所示,反或閘R-S門栓由兩只二輸入的反或閘連接而成,R是重置(Reset)的意思,S是設定(Set) 的意思,Q則是門栓電路的輸出端,想當然Q'就是Q的反相輸出,表9.1-1是此電路的真值表,它代表的意義說明如下:

從以上的說明中可知,反或閘R-S門栓可經由R、S的動作來決定Q的輸出,一旦R、S均等於0時,就可將Q的狀態保存下來,直到R、S有不同的輸入,或是電源被移除,才有可能改變Q的狀態,門栓電路有記憶位元狀態的功能已見端倪。

slide249

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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9.1-2反及閘R-S門栓

反及閘R-S門栓的電路結構與反或閘R-S門栓是一樣的,但將反或閘換成反及閘後所得的邏輯結果當然有所不同,依表9.1-2說明如下:

顯然的反及閘R-S門栓與反或閘R-S門栓的不同點有兩個,一個是當門栓需要保持原有之輸出狀態時,S及R均必須為1,另一個不同是S及R均為0的狀態會造成Q=Q'=1不合乎邏輯定義的輸出。至於S=1,R=0時可將Q設定成1,S=0,R=1時可將Q重置成0卻是一樣的。

例9.1-1

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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圖9.1-3是一個開關除彈跳電路(註),當開關SW 依1→2→3→2→1的順序切換,對Q造成的輸出狀態分別為:

(a) SW在1時,Q=__

(b) SW由1切換至2時,Q=__,

(c) SW由2切換至3時,Q=__,

(d) SW由3切換至2時,Q=__,

(e) SW由2切換至1時,Q=__。

分析:

SW在1時,R=0、S=1,Q=1。

SW在2時,R=1、S=1,Q保持原來的狀態。

SW在3時,R=1、S=0,Q=0。

故Q的變化為1→1→0→0→1。

slide251

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

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9.1-3D型門栓

D型門栓發展的原由乃是因為我們儲存一個位元的資料,資料端只需一個輸入接腳即可,所以可以將反及閘R-S門栓(G3、G4)接成圖9.1-4的電路,其中D是資料(data)輸入端,G是允許資料儲存與否的閘門(gate)也就是致能的作用,此腳為1時,資料D的狀態才可以反應至Q的輸出端,否則Q端的狀態將保持不變。

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

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歸納與整理(九)

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欲分析此電路,可以先將R-S門栓以外的電路分出來討論,當G=0時,R=1、S=1,這表示R-S門栓在保持狀態,當G=1時,若D=0則R=1、S=0,將會令R-S門栓的Q=0,若D=1則R=0、S=1,將會令R-S門栓的Q=1。

現在將D型門栓整個電路符號及功能真值表整理於下,方便我們記憶。

結束

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

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9.2 正反器

正反器由門栓電路演變而來,其中最大的特徵就是所有各式型態的正反器都必須有時脈控制端(CLOCK,或CK或CLK等標示),此輸入接腳的主要功能在於提供數位系統對於需要動作的元件(正反器)能夠做同步連接,但它有別於以邏輯位準控制方式的致能(enable)或允動(gate),這少許的差異僅是在致能端加上一個微分電路,迫使原有較長的致能時間縮短,這樣做的理由我們在9.2-6節『正反器的觸發型態』再來談論,現在先來看看微分電路對致能端的影響。

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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當一個系統時脈Ck直接加入門栓(此處以D型為代表)的致能G時,脈波Ck在波寬時間內給予了D型門栓更改資料的機會,若將此脈波經過微分電路時,微分電路只對脈波的正緣和負緣造成強烈的反應,在脈波正緣產生細微的正脈波,在脈波負緣產生細微的負脈波,但是對於D型門栓的致能G而言僅接受正脈波的信號,允許D型門栓輸入資料,因此無論統時脈Ck的波寬如何的長,門栓可以栓住資料的時機只發生在脈波的正緣。

如果我們需要一個對脈波負緣產生作用的門栓,只需在微分電路之前加入一只反閘即可,如圖9.2-2所示致能作用將發生在Ck的

負緣。

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

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9.2-1R-S正反器

圖9.2-3及圖9.2-4分別為一個對脈波正緣有效的 R-S正反器電路及負緣有效的 R-S正反器電路,簡稱正緣觸發R-S正反器及負緣觸發R-S正反器,它的功能與R-S門栓有些相似,只是多了一個時脈邊緣的觸發裝置,為了區分正緣觸發或是負緣觸發,在功能真值表中對於時脈端(Ck)將以不同的符號表示,見表9.2-1。

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

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slide257

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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從表9.2-1中可知當時脈Ck在位準階段時(0或1),無論S、R為何皆不影響Q的輸出,只在時脈正緣或負緣依S、R的設定才會影響Q值,其中特別注意S=1、R=1這個輸入狀態,當時脈發生時,將導致Q=Q'=1的謬誤。

例9.2-1

slide258

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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下圖為一個正緣觸發R-S正反器的時脈圖,請將Q之輸出波形繪出。

說明:

t1:R=1、S=0,故Q=0,並且保持至t2。

t2:R=0、S=0,故Q為原來狀態0,並且保持至t3。

t3:R=0、S=1,故Q=1,並且保持至t4。

t4:R=0、S=0,故Q為原來狀態1,並且保持至t5。

t5:R=1、S=0,故Q=0。

例9.2-2

slide259

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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下圖為一個負緣觸發R-S正反器的時脈圖,請將Q之輸出波形繪出。

說明:

t1:R=1、S=0,故Q=0,並且保持至t2。

t2及t3:R=0、S=1,故Q=1,並且保持至t4。

t4:R=0、S=0,故Q為原來狀態1,並且保持至t5。

t5:R=1、S=0,故Q=0。

slide260

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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9.2-2D型正反器

D型正反器只是將D型門栓中的致能接腳加上了脈波邊緣的觸發電路,同樣包含為正緣觸發和負緣觸發兩種,從表9.2-2 的真值表中可知D型正反器的主要功能是當脈波發生時,將資料D存入(寫入)Q端。

slide261

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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例9.2-3

一個負緣觸發D型正反器的Q=0, D=1,當Ck為一正脈波時,

(a)在脈波正緣,Q=_____,(b)在脈波負緣,Q=_____。

說明:

負緣觸發D型正反器在脈波正緣不會影響Q值,故Q保持為0。

脈波負緣發生時,D的資料可以寫入,亦即Q=D=1。

9.2-3T型正反器

T型正反器的T接腳等於0時,輸出保持原來狀態,等於1時則會令Q的狀態與原來相反(toggle),條件是Ck必須合乎觸發的狀態,表9.2-3是一個正緣觸發T型正反器的真值表,從中可以體會出為什麼稱它為T型正反器的原因。

slide262

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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例9.2-4

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第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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下圖為一個正緣觸發T正反器的時脈圖,請將Q之輸出波形繪出。

說明:

t1:T=0,故Q=0不變,並且保持至t2。

t2:T=1,故Q與原來狀態相反,亦即Q=1,並且保持至t3。

t3:T=1,故Q與原來狀態相反,亦即Q=0,並且保持至t4。

t4:T=0,故Q=0不變,並且保持至t5。

t5:T=1,故Q與原來狀態相反,亦即Q=1。

slide264

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

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9.2-4J-K正反器

看到圖9.2-8會發現與圖9.2-7a的T型正反器電路有些相似,沒錯! J-K型正反器只是將圖9.2-7a 中的T接腳分成J、K兩個,這樣做的好處是當J、K接在一起時它是T型正反器,分開時就包含了R-S正反器的功能,其中J=S、K=R。換句話說,J-K型正反器在不加任何元件之下就可以替換T型正反器及R-S正反器的設計,若想要替換D型正反器只要在多加一個反閘即可,如圖9.2-9所示。

結束

slide265

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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  • 補充資料(九)
  • 正反器的資料建立時間與保持時間。
  • 正反器欲得到正常的動作結果,正反器輸入端(R-S、D、T或J-K)應有資料的邏輯狀態必須在時脈(Ck)觸發之前建立完畢,資料建立至時脈觸發所需最小時間稱為“建立時間(Set-up time ; ts)”,資料在時脈觸發之後仍需保持一段時間,才可保正穩定的輸出,這段時間稱為“保持時間(Hold time ; th)”
slide266

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9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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2.正反器的傳遞延遲時間

時脈觸發邊緣到正反器輸出所需的時間稱為傳遞延遲時間(Propagation delay time),輸出電壓由高至低者以tPHL表示,輸出電壓由低至高者以tPLH表示,兩者時間不一

slide267

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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結束

slide268

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9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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slide269

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9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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結束

slide270

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9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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slide271

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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結束

slide272

第9章 門栓與正反器

9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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  • 學後評量(九)
  • 門栓(latch)與正反器(flip-flop)均是數位電路中可以提供 (1)位元儲存 (2)位元組儲存 (3)單一脈波輸出 (4)連續脈波輸出。
  • 正反器最大的特徵就是所有各式型態的正反器都必須有 (1)時脈控制端 (2)制能控制端 (3)預置端 (4)清除端 。
  • 反或閘R-S門栓的R、S均為0,則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 反或閘R-S門栓的R、S均為1,則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 反及閘R-S門栓的R、S均為1,則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • D型門栓的D=0,致能動作時, (1)Q=0 (2)Q=1 (3)Q不變 (4)Q轉態。
  • T型正反器的T=1,時脈Ck端輸入一個脈波,則 (1)Q=0 (2)Q=1 (3)Q不變 (4)Q與原來相反。
  • J-K正反器的J=1、K=1,時脈Ck端輸入一個脈波,則 (1)Q=0 (2)Q=1 (3)Q不變 (4)Q與原來相反。
  • J-K正反器的J=1、K=0,時脈Ck端輸入一個脈波,則 (1)Q=0 (2)Q=1 (3)Q不變 (4)Q與原來相反。
  • 某正反器真值表的Ck欄內有"↓"的標示,表示此正反器為 (1)正緣觸發 (2)負緣觸發 (3)主奴式觸發 (4)低位準觸發 。
  • 圖T9-1是(1)D型門栓,制能「1」動作 (2)正緣觸發D型正反器 (3)負緣觸發D型正反器(4) D型門栓,制能「0」動作。
slide273

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9.1 門栓

9.2 正反器

補充資料(九)

歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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  • 圖T9-2中S=1、R=0、Ck=1,則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-2中S=0、R=1、Ck=↑,則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-3中T=1、Ck在脈波正緣時 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-3中T=0、Ck在脈波負緣時 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-4中J=1、K=0、Ck在脈波正緣時,(1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-4中J=0、K=1、Ck在一個脈波過後,(1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-5的J-K正反器,J=1、K=0、Pr=1、Clr=0,Ck在一個脈波過後,(1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-5的J-K正反器,J=1、K=1、Pr=0、Clr=1,Ck=↑,則(1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-6是一個 (1)R-S正反器 (2) J-K正反器 (3) R-S門栓 (4)D型正反器。
  • 圖T9-6中A=0、B=0,Ck在一個脈波之後,(1)Q=0 (2)Q=1 (3)Q不變(4) Q與原來相反。
  • 主奴式觸發正反器J=1、K=1,Ck在脈波前緣時,(1)Q=0 (2)Q=1 (3) Q與原來相反 (4) Q不變。
slide274

第9章 門栓與正反器

9.1 門栓

9.2 正反器

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學習與生活(九)

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  • 下列何者不是正反器的觸發型態:(1)位準觸發 (2)正緣觸發 (3)負緣觸發 (4)主奴式觸發 。
  • 關於主奴式觸發正反器,(1) 脈波負緣讀取輸入端的設定,脈波正緣輸出應有的變化 (2)脈波正緣讀取輸入端的設定,脈波負緣輸出應有的變化 (3)脈波高位準讀取輸入端的設定,脈波低位準輸出應有的變化 (4)脈波低位準讀取輸入端的設定,脈波高位準輸出應有的變化。
  • 圖T9-7中A=1、B=0則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-7中A=0、B=0則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-8中A=0、B=1則 (1)Q=0 (2)Q=1 (3)Q不變 (4) Q與原來相反。
  • 圖T9-8中Q保持不變則 (1) A=0、B=1 (2) A=0、B=0 (3) A=1、B=1 (4) A=1、B=0。
  • 圖T9-9中SW的位置變化為1→2→1,則各點的Q變化為 (1) 1→0→1 (2) 0→1→0 (3) 0→0→0 (4) 1→1→1。
  • 圖T9-9中SW的位置變化為1→2→3,則各點的Q變化為 (1) 0→0→1 (2) 1→1→0 (3) 0→1→1 (4) 1→0→0。

結束

slide275

-----光華商場的半成品----

某職業學校畢業旅行來到台北,傍晚自由活動時大家一窩蜂的要逛逛有名的光華商場,大多數的學生都在詢問電腦有關產品的價格,只有柳大川在一張海報前佇立不前,海報上有幾個大字是這樣寫著:『8項無線電搖控發射及接收器只要200元』,一向喜歡玩無線電搖控飛機的柳大川,終於忍不住擁有的渴望,他走進了店內。

柳大川:「老板,我要一組無線電搖控的發射及接收器。」

老板:「很抱歉,這個東西太好賣了,完整品早就銷售一空,現在還有幾個半成品,你需要的話只收你100元就好。」

柳大川心想即使買成品回去也是要改裝到飛機上,買半成品不是就賺到了,於是二話不說的拿出了100元買下了一組。

回到學校後,柳大川迫不及待的拿出套件的電路圖出來研究,發現半成品原來是少掉8個按鍵編碼器的東西,如果真的要用在搖控飛機上,還需在接收器上設計一個3對8線解碼器,於是他求助於網路,可以幫他設計出來者,他將寄

第9章 門栓與正反器

9.1 門栓

9.2 正反器

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歸納與整理(九)

問題與討論(九)

學後評量(九)

學習與生活(九)

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結束

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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10.1 暫存器

正反器只能儲存一個位元的資料,想要儲存多位元的資料就必須將多個正反器並連或串聯起來使用,這種可以控制多位元資料輸入貯存的裝置,稱為暫存器。

暫存器依其資料輸入/輸出的型式可分為:

10.1-1 串列輸入/串列輸出

串列輸入/串列輸出(Serial-In/Serial-Out),簡稱SISO。如圖10.1-1所示,資料輸入端是最左端D型正反器的輸入端,每一個D型正反器的輸出都串接至下一個D型正反器的輸入端,所以若有一四位元的資料要存入此暫存器,就必須在時脈(Clock)有效動作前,依序將四位元的資料置於串列輸入端,經過四個時脈後資料就可以移入暫存器中。同理,想要將資料從串列輸出端移出也是須要四個時脈。這種電路的特性就是位元傳輸線只需一對線,適合距離較長的傳輸,但是傳輸速率較慢。

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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10.1-2串列輸入/並列輸出

串列輸入/並列輸出(Serial-In/Parallel-Out),簡稱SIPO,又稱為移位暫存器,分為左移及右移兩種。如圖10.1-2所示是一個右移的移位暫存器,資料輸入的方式是串列的,但是資料的取得卻可以從每一正反器的輸出端並列輸出的,當然我們執意要把它當做串列輸入/串列輸出(SISO)來用也是可以的。串列輸入/並列輸出電路通常用在接收串列輸入資料後需要轉換為並列資料的場合,例如電腦用的滑鼠傳給電腦介面的資料是串列的,但是經過介面卡電路送給電腦內部的資料卻是並列的。

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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10.1-3 並列輸入/串列輸出

並列輸入/串列輸出(Parallel -In/ Serial -Out),簡稱PISO。如圖10.1-3所示,當載入/移位(Load/Shift)控制線為「1」時,時脈(Clock)無法有效進入正反器,但是資料D0D1D2D3卻可透過及閘對正反器產生預置(PR)或清除(CLR)的功能,換句話說就是資料並列的輸入到正反器中了。但是要取得資料時,就必須令載入/移位控制線為「0」,而且依時脈的順序資料從串列輸出移出。如果要將並列的資料以串列的方式傳輸,當然就必須用到並列輸入/串列輸出暫存器,例如數位式搖控器都會有這樣的裝置,因為一個可以多項搖控的編碼,在搖控器時是並列編碼,到了發射端必然是一個位元接一個位元調變(註[1])傳送出去的。

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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10.1-4 並列輸入/並列輸出

並列輸入/並列輸出(Parallel -In/ Parallel -Out),簡稱PIPO。如圖10.1-4所示,當時脈(Clock)負緣發生時,載入(Load)控制線為「1」,會將資料D0D1D2D3透過AND-OR閘輸入正反器,而載入(Load)控制線為「0」時,Q0Q1Q2Q3透過AND-OR閘再回輸入正反器。也就是Load=1,Clock作用時即可更新暫存器的資料,否則只是將暫存器的資料讀出至並列輸出端。

此種暫存器廣泛的應用在電子計算機的記憶電路中,可暫存程式演算過程中的資料,而Load控制線在計算機的電路中常被稱為讀/寫(R/W)控制線。

(註[1])調變:將某位準電壓去改變一個可以發射頻率(載波)的振幅或頻率、相位。

結束

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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10.2 計數器

計數器由正反器構成,可以記錄狀態的變遷,或可說是正反器隨時脈的變化次數做故定狀態的循環。計數器以正反器狀態改變是否與計數時脈同步來區分,可分為同步計數器與非同步兩種,若以計數狀態的呈現又可分為2n模(狀態)及非2n模兩種,如果描述得更清楚些,還可以分為上數計數器或是下數計數器以及環式計數器等等。

10.2-1 漣波計數器(非同步計數器)

漣波計數器是一種非同步計數器,基本結構是由T型正反器推動下一只T型正反器產生計數狀態。

(1) 2N模漣波計數器

如圖(10.2-1)所示,每一只正反器均由J-K正反器接成T型正反器,Q0的狀態隨著計數脈波(Pulse)的負緣交變一次,Q1的狀態隨著Q0的負緣交變一次,Q2的狀態隨著Q1的負緣交變一次,Q3的狀態隨著Q1的負緣交變一次,4個正反器的變化組合為24個狀態,故稱為2n模計數器。若將各正反器輸出的時序圖繪出,我們發現每一只正反器對於脈波的反應都有延遲現象,而且越到後面的正反器延遲越大,最大延遲時間與正反器的個數成正比,因為每一只正反器的反應無法同步,故稱此計數器為非同步計數器。

一個非同步漣波計數器,當計數脈波的頻率增加時,導致末端的正反器來不及反應,產生計數狀態的錯誤。如圖10.2-2所示,當正反器的延遲時間為tfd,當末端正反器反應時,對計數脈波的負緣已經延遲了4 tfd,如果將計數脈波的週期縮短到4 tfd之內,Q4將無法反應,因此漣波計數器的最大計數頻率為:

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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從圖10.2-2可知,若將某連續脈波由Ck端輸入,在Q3端的輸出頻率將是Ck端的1/16倍,所以計數器在這種應用場合又可稱為除頻電路。

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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若將圖10.2-1中的正反器改成正緣觸發(圖10.2-4),將使其計數模式變成下數型態,圖10.2-3是時序圖的分析。由於負緣觸發改成正緣觸發等於時脈輸入端加了反閘,因此從正反器的反向輸出端(Q') 接至次一級正反器的負緣觸發端,同樣可是一只下數計數器,如圖10.2-5。

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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(2) 非2n模漣波計數器

非2n模漣波計數器利用了正反器清除(clear)或預置(Preset)接腳的功能,當一個上數計數器為N模時,我們就可以檢測第N+1個狀態到來時,將所有正反器的啟始狀態重新設定,例如一個除12(非2n)模漣波上數計數器(圖10.2-7),計數狀態為0~11,第N+1個狀態為12,所以12(11002) 狀態發生時將產生正反器清除使計數狀態等於0,對於下數計數器則可使用預置和清除回到較大的數。

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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一個非2n模漣波計數器,其計數模態為M時,則正反器的數量n必須滿足2n > M,故一個12模漣波計數器至少需要4只正反器。

非2n模漣波計數器的狀態檢查電路往往只是一個簡單的解碼電路,例如狀態12的解碼輸出應為Q3Q2Q1'Q0'(1100),但是圖10.2-7 中的解碼電路確簡單到等於 Q3Q2,這是因為從0000~1011的12個計數狀態中Q3Q2 =11的狀態從未出現,一旦出現就表示1100已經到來,因此用Q3Q2 NAND起來的輸出就可以對所有的正反器產生清除,使用NAND而不是AND是因為正反器的清除需要「0」動作。

非2n模漣波計數器有一個必須重視的缺點,也就是每一只正反器的清除(或預置)時間不同時,就會導致錯誤的計數順序,例如圖10.2-7 當Q3Q2Q1Q0=1100時,若Q3先被清除時,解碼電路的NAND輸出端將轉為「1」,因而失去對正反器的清除作用,使Q2將被保留為「1」,則下一個時脈將從0100開始計數。

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暫存器與計數器 

10-1 暫存器

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(十)

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(十)

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10.2-2 同步計數器

同步計數器結構上與漣波計數器最大的不同,就是同步計數器中所有正反器的時脈輸入端(Ck)都接在一起,而且必然是計數脈波的輸入端,這意味著當計數脈波發生時,所有正反器將同步反應輸出狀態。

(1) 2n模同步計數器

2n模同步計數器的結構有一個簡單的脈絡可循,我們以16模同步計數器為例,分幾個步驟來說明2n模同步計數器的形成。

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第10章

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補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

回首頁

  • 首先可以依16=24可定出正反器的個數為4
  • 2.在列出的狀態表(表10.2-1)中,可以發現Q0隨著每一次的計數脈波改變一次狀態,所以Q0正反器接成T型正反器,且令T=1即可。
  • 3.Q1會改變狀態的時候是當計數器前一個狀態的Q0 =1時,所以將Q1正反器的T端接在Q0,當計數脈波發生時且Q0 =1,Q1將會改變狀態。
  • 4.Q2會改變狀態的時候是當計數器前一個狀態的Q1Q0 =1時,所以將Q2正反器的T端接在Q1Q0的AND端,當計數脈波發生時且Q1Q0 =1,Q2將會改變狀態。
  • 5.同理,Q3正反器的T端接在Q2Q1Q0的AND端,當計數脈波發生時且Q2Q1Q0 =1,Q3將會改變狀態。
slide287

第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

回首頁

由於同步計數器正反器的時脈端都接在一起,狀態反應是與時脈同步的,所以狀態輸出的最大延遲時間為一個正反器的延遲時間(tfd)再經過一個及閘的延遲時間(tgd)。因此最大計數頻率為:

(2) 非2n模同步計數器

任何一種同步計數器都可以用圖10.2-9的結構來完成,2n模同步計數器從狀態表中可以輕易的歸納出變化的規則,但是非2n模同步計數器就不是這麼容易了,此時我們可以經由邏輯推理一步一步的找出圖10.2-9中組合邏輯的電路,大功即算告成。

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第10章

暫存器與計數器 

10-1 暫存器

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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從圖10.2-9的結構圖可知,每一個正反器的下一個狀態均由目前的計數狀態Q0 ~ Qn 來決定,因此只要設計出每一個計數狀態對下一個正反器狀態輸入端應有的組合邏輯電路,此同步計數器就可完成,舉例如下。

例10.2-1

使用J-K正反器設計一只除3同步計數器。

步驟1

列出計數狀態表如表10.2-2,在此表中規定了三個狀態分別為00、01、10,10的下一個狀態又回到00,依其順序的循環。

這裡必須說明的是三個狀態不一定要依00、01、10排列,排列為10、11、00也未常不可,只是我們必須明白我們怎麼安排,將來所設計完成的計數狀態就會怎麼變化。

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第10章

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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步驟2

依據J-K正反器真值表列出J-K正反器激勵表。

所謂正反器激勵表是只正反器的下一個時脈激發時,所欲轉變狀態應有的輸入設定,例如J-K正反器的Q希望從0→0,則J、K有0、1和0、0兩種設定,故激勵表記為0、×,「×」表示0、1都無所謂的意思。

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第10章

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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步驟3

為了對映狀態表方便,可以先做一個參考用卡諾圖。

 步驟4

依據計數狀態為每一個正反器的輸入端,也就是圖10.2-9組合邏輯電路的輸出端做一卡諾圖。

0.由於狀態00的下一個狀態是01,這表示Q0將由0→1,而Q1將由0→0,依J-K激勵表必須安排J0=1、K0=×,而J1=0、K1=×,分別將這些值填入No.0的4個卡諾圖中。

1.由於狀態01的下一個狀態是10,這表示Q0將由1→0,Q1將由0→1,依J-K激勵表必須安排J0=×、K0=1,而J1=1、K1=×,分別將這些值填入No.1的4個卡諾圖中。

2.由於狀態10的下一個狀態是00,這表示Q0將由0→0,Q1將由1→0,依J-K激勵表必須安排J0=0、K0=×,而J1=×、K1=1,分別將這些值填入No.2的4個卡諾圖中。

3.此狀態從不出現,所以全部以不顧慮項×填入。

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第10章

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10-1 暫存器

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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步驟5

將每一個卡若圖化簡成布林代數式。

J0 = Q1'

K0 = 1

J1 = Q0

K1= 1

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10-1 暫存器

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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步驟6

將布林代數式接成電路圖。

連接完化簡後的布林代數式,請別忘了將所有正反器的Ck接到計數脈波輸入端,要知道不送脈波計數狀態是不會改變的。

現在我們已經完整介紹了同步計數器的設計過程,如果想要使用其它型態的正反器來完成計數器也是可以的,但是必需參考到各種正反器的激表,從下面的表列中,我們將它們與表10.2-4的J-K激勵表比較,顯然的J-K激勵表中的隨意項(×)比較多,這對於計數器設計時的化簡是很有幫助的,所以用J-K正反器設計出來的電路,邏輯閘可以較少。

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(十)

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(十)

問題與討論

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(十)

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10.2-3 環式計數器

(1) N模環式計數器

N模環式計數器需要N個正反器,圖10.3-1是一個4模環式計數器,以J-K正反器接成了D型正反器型態,當啟始設定開關按下時,僅有Q0預置為1,其餘正反器被清除為0,當啟始設定放開後,每送一個脈波,將依1000→0100→0010→0001再回到1000的狀態循環,故稱為環式計數器。

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第10章

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(十)

歸納與整理

(十)

問題與討論

(十)

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(十)

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(十)

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(2) 2N模強森計數器

若將環式計數器最後一級反向接回第一級正反器輸入端,則計數模態(M)=2×正反器個數(N),稱為2N模強森(Johnson)計數器,以圖10.3-2為例的計數狀態為:

(3) 奇數模強森計數器

若將2N模強森計數器末端正反器的回授線提前到前一級正反器,則計數模態(M)=2×正反器個數(N)-1,稱為奇數模強森計數器或2N-1模計數器,圖10.3-3為4個正反器的奇數模強森計數器,與2N模強森計數器相比少掉了1111這個狀態。

結束

slide295

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

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(十)

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  • 補充資料(十)
  • 上/下數非同步計數器。
  • 一個負緣觸發的非同步計數器,以Q輸出為觸發來源,則此計數器為上數,若以Q'輸出為觸發來源,則此計數器為下數。圖S-1為Q及Q'做了一個選擇電路,當Up/Down=1則Q輸出到Ck形成上數,Up/Down=0則Q'輸出到Ck形成下數。
  • 2.左/右移暫存器。
  • 圖S-2是一個三位元左/右移暫存器,當R/L=1為左移,R/L=0為右移。
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第10章

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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  • 3.7490是一只內含除2及除非同步計數器,可構成的除10非同步計數器。
  • 圖S-3顯示7490是一只除2及除5電路,CP0是除2正反器的時脈輸入端,CP1是除計數器的時脈輸入端,R9及閘的兩輸入端為1時,可將Q3~Q0設定為1001, R0及閘的兩輸入端為1時,可將Q3~Q0清除為0000。
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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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若接成先除2再除5電路如圖S-4,則可得到如表S-1,以二進碼進位的除10計數器。

若接成先除5再除2電路如圖S-5,則可得到如表S-2,非二進碼進位的除10計數器,這種模式用於除頻電路時,在Q0輸出的波形是對稱的方波。

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

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學習與生活

(十)

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  • 4.以7490做除6計數器
  • 7490做除6計數器可以先將7490連接成二進碼的除十計數器,再將6這個狀態檢測出來回授至清除端,由於0110中Q2Q1=11是0~6狀態中獨一無二的,所以用Q2Q1回授即可。
slide299

5.以J-K負緣觸發正反器做(6~1)下數除6計數器

J-K負緣觸發正反器做)下數計數器,必須將Q'接至下一正反器的Ck,由6數到1表示0狀態時要還原為6狀態,故以OR閘檢測Q2Q1Q0 =000時,將Q2Q1設定為1,Q0清除為0。

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(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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結束

slide300

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補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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  • 歸納與整理(十)
  • 1.暫存器依其資料輸入/輸出的型式可分為:
    • a.串列輸入/串列輸出(Serial-In/Serial-Out),簡稱SISO。
    • b.串列輸入/並列輸出(Serial-In/Parallel-Out),簡稱SIPO。
    • c.並列輸入/串列輸出(Parallel -In/ Serial -Out),簡稱PISO。
    • d.並列輸入/並列輸出(Parallel -In/ Parallel -Out),簡稱PIPO。
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補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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  • 若將漣波計數器中的觸發源由Q改成Q'觸發,則本來為上數計數模式將變成下數計數模式。
  • 一個非2n模漣波計數器,其計數模態為M時,則正反器的數量n必須滿足2n > M。
  • 一個除12模漣波上數計數器,計數狀態為0~11,狀態為12發生時將產生正反器清除使計數狀態等於0。
  • 非2n模漣波計數器正確輸出所需時間(Td)=正反器延遲時間(tfd)×正反器之個數(N) + 狀態檢查電路的延遲(tgd)。
  • 同步計數器中所有正反器的時脈輸入端(Ck)都接在一起,而且必然是計數脈波的輸入端。
  • 2n模同步計數器最大計數頻率(Fmax)= 1/{正反器延遲時間(tfd) + 及閘的延遲時間(tgd)}
  • 所謂正反器激勵表是只正反器的下一個時脈激發時,所欲轉變狀態應有的輸入設定。
  • J-K正反器的Q希望從0→0,則J、K有0、1和0、0兩種設定,故激勵表記為0、×,「×」表示0、1都無所謂的意思。
  • J-K激勵表中的隨意項(×)比較多,這對於計數器設計時的化簡是很有幫助的,所以用J-K正反器設計出來的電路,邏輯閘可以較少。
  • 2n模同步計數器的結構有一個簡單的脈絡可循,Q0 正反器接成T型正反器,且令T=1即可,Q1 正反器的T= Q0,Q2 正反器的T= Q0 Q1,Q3 正反器的T= Q0 Q1 Q2,如此類推。
  • 每一個正反器的下一個狀態均由目前的計數狀態Q0 ~ Qn 來決定,因此只要設計出每一個計數狀態下對正反器輸入端應有的組合邏輯電路,此同步計數器就可完成。
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第10章

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補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

回首頁

  • N模環式計數器需要N個正反器。
  • 計數模態(M)=2×正反器個數(N),稱為2N模強森(Johnson)計數器。
  • 計數模態(M)=2×正反器個數(N)-1,稱為奇數模強森計數器或2N-1模計數器。
  • 上/下數非同步計數器可借由一只AND-OR電路來選則Q或Q'為觸發源。
  • 非同步除N及除M電路,串聯使用後等於除N×M電路。
  • 各種正反器的激勵表。

結束

slide303

第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

回首頁

  • 問題與討論(十)
  • 移位暫存器改用S-R正反器來做,該如何連接?
  • 漣波計數器可以用D型正反器設計嗎?
  • 一個下數非2n模漣波計數器,想要從9數到3該選用什麼條件的正反器來設計?(例如該不該有預置和清除端)
  • 7模上數漣波計數器,從0數到6,狀態7出現時產生清除,未什麼用LED監視輸出狀態時看不到111呢?
  • 設計同步計數器,每一個狀態不一定要依二進碼排列,這表示是不是可以安排出2→5→7→3→6狀態變化的計數器?
  • 市面上有除10的計數器IC,沒有除100的IC,一定要自行用正反器設計嗎?
  • 電子錶從01:00變化到12:59表示內部「分」的控制有一個除幾的計數器?「時」的控制又有一個除幾的計數器?
  • 將上數同步計數器中的負緣觸發正反器改成正緣的,計數狀態會改變嗎?
  • 圖D-1與圖D-2均為負緣觸發的除16計數器,想要將它們合成除256的計數器,該怎麼連接?
  • 圖D-3與圖D-4為正緣觸發的除16計數器,想要將它們合成除256的計數器,右該怎麼連接?

結束

slide304

第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

回首頁

  • 學後評量(十)
  • 數位式搖控器都會有(1)SISO (2)SIPO (3)PISO (4)PIPO的裝置。
  • 與滑鼠連接的介面會有(1)SISO (2)SIPO (3)PISO (4)PIPO的裝置。
  • 圖T-1是一個4位元除16的漣波計數器,當Clock的方波頻率為8KHz時,Q2的頻率為(1)16KHz (2)24KHz (3)1KHz (4)0.5KHz。
  • 除16的漣波計數器所使用正反器的延遲時間為50nS,則此計數器最大計數頻率為(1)20MHz (2)50MHz (3)10MHz (4)5MHz。
  • 除16的同步計數器所使用正反器及一只邏輯閘的延遲時間均為50nS,則此計數器最大計數頻率為(1)20MHz (2)50MHz (3)10MHz (4)5MHz。
  • 圖T-2 中Q0 Q1 Q2 Q3的啟始值為0000經過三個Clock脈波後,Q0 Q1 Q2 Q3為(1)0001 (2)0010 (3)1110 (4)0111。
  • 圖T-3中Q0 Q1 =10的下一個狀態為(1)00 (2)01 (3)10 (4)11。
slide305

圖T-4中Q0 Q1 =10的下一個狀態為(1)00 (2)01 (3)10 (4)11。

  • 漣波計數器是一種非同步計數器,基本結構是 (1) S-R (2)T (3) D (4)J-K型正反器。
  • 一個37模計數器,則正反器的數量至少為(1) 4 (2)6 (3)17 (4)37個。
  • 一個10模漣波上數計數器從0開始計數,則在(1)0 (2)1 (3)9 (4)10狀態時產生正反器清除回到0。
  • 圖T-5中Clear動作時,將令Q0 Q1 Q2 Q3 =0000,則此電路為(1)除6 (2) 除8 (3)除9 (4)除10 電路。
  • J-K正反器的Q希望從0→1,則J、K設定為(1)0、× (2) 1、× (3) ×、1 (4) ×、0。
  • S-R正反器的Q希望從1→1,則S、R設定為(1)0、× (2) 1、0 (3) 0、1 (4) ×、0。
  • J-K正反器的Q希望從1→0,則J、K設定為(1)0、× (2) 1、× (3) ×、1 (4) ×、0。
  • S-R正反器的Q希望從1→0,則S、R設定為(1)0、× (2) 1、0 (3) 0、1 (4) ×、1。
  • 8模環式計數器需要(1)3 (2) 4 (3)6 (4)8個正反器。
  • 16模強森(Johnson)計數器需要(1)3 (2) 4 (3)6 (4)8個正反器。
  • 15模強森計數器需要(1)3 (2) 4 (3)6 (4)8個正反器。
  • 4位元並列輸入/並列輸出暫存器,載入4位元資料需要(1)1 (2)2 (3)3 (4)4個時脈。

第10章

暫存器與計數器 

10-1 暫存器

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補充資料

(十)

歸納與整理

(十)

問題與討論

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學後評量

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(十)

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學後評量

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學習與生活

(十)

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  • T-6計數器的時脈為6KHz,則Q1端的頻率為(1)18 KHz (2) 2 KHz (3) 1.5 KHz (4)2.5KHz。
  • 圖T-7的 Q0 Q1 Q2 Q3 =0111 的下一個狀態是(1)1111 (2)0011 (3)1011 (4)1110。
  • 圖T-7計數器共有(1)4 (2)8 (3)15 (4)16個狀態。
  • 圖T-8計數器共有(1)4 (2)7 (3)15 (4)16個狀態。
  • 圖T-8計數器Q0 Q1 Q2 Q3不會出現的狀態為(1)1111 (2)0011 (3)1000 (4)1110。0000→1000→1100→1110→0111→0011→0001
  • 圖T-8計數器Q0 Q1 Q2 Q3 =1110的下一個狀態是(1)1111 (2)0111 (3)0001 (4)0110。
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第10章

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10-1 暫存器

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學後評量

(十)

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(十)

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  • 圖T-9一共有(1)3 (2)5 (3)7 (4)10 個計數模態。
  • 圖T-9的Q0輸出方波責任週期為(1)10% (2)20% (3)50% (4)70%。
  • 圖T-9的Q1 Q2 Q3 Q0 =0011 的下一個狀態是(1)1100 (2)0111 (3)1011 (4)0000。
  • 除12計數器可以用(1)除6和除6 (2)除8和除4 (3)除6和除2 (4)除24和除2 兩只計數器漣波串接而成。

結束

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-----------電子輪盤-----------

王皓是東部某高職二年級的學生,沒考上好高中讓他耿耿於懷,雖然就讀於高職但是對於學習技術卻不熱衷,認為高中後再讀一般大學才有前途,直到他學習數位邏輯之後,突然頓悟到工科的教育讓他的思路不再天馬行空,邏輯的思考訓練,更讓他樂於推理與判斷,開始喜歡動腦設計一些小電路,讓他覺得生活不但充滿樂趣也有多了一份成就感。

-------功能說明-------

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第10章

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歸納與整理

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問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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在放寒假前不久,他繪製了一張電子輪盤的電路,並向老師說明了每一方塊圖中的功能,希望老師能給他一些指點和支援。

老師看了電路圖之後,對王皓稱讚著說:「你真懂得學以致用啊!教過你的都拿來用了,脈波產生電路沒教過你也會。」

王皓:「脈波產生電路實習課時學過一點,請老師看看可以這樣用嗎?」

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第10章

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(十)

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老師:「很好啊,這是一個無穩態電路,拿來產生連續性的脈波相當正確。」

王皓:「但是我還不清楚脈波週期如何計算?」

老師:「這種CMOS無穩態電路的週期隨著IC會有所差異,大約為R1C1的兩倍,R2用於改善波形用的,選擇十倍R1的電阻值就可以了。」

王皓:「還有計數時間控制怎樣做才會簡單?」

老師:「如果計數器是CMOS電路,你可以用下圖電路達到目的,因為開關壓下時Enable=0,計數器開始計數,開關放開時電容開始充電,但是充電到Enable=1的位準由RC的大小來控制,這段時間剛好用來讓計數器動作。」

王皓:「我懂了,最後再請教老師一個問題,BCD計數器和解碼器,有沒有現成的IC可以應用?」

老師:「你可以參考CD4017B這只IC,BCD計數器和解碼器都做在一起了。」

王皓認真的繪下了老師幫他查到的資料(見圖L10-3),向老師道謝後,露出滿足的表情離開了。

寒假就快到了,同學們是不是可以比王皓快一步做出來呢?

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第10章

暫存器與計數器 

10-1 暫存器

10-2 計數器

補充資料

(十)

歸納與整理

(十)

問題與討論

(十)

學後評量

(十)

學習與生活

(十)

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Clock:時脈輸入端。

Enable:計數允許端,以"0"動作。

Reset:計數器清除端,以"1"動作。

Carry out:計數0~4為"1",5~9為"0"。

0~9:BCD解碼輸出端。

結束

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