第 8 章 半导体存储器和可编程逻辑器件

1. 第8章 半导体存储器和可编程逻辑器件 只读存储器(ROM) 随机存取存储器(RAM) 可编程逻辑器件

2. 本章基本要求 本章教学基本要求： 了解大规模集成电路半导体存储器ROM、 EPROM、RAM电路的工作原理。 了解存储器容量的扩展方法。 了解可编程逻辑器件的基本结构和功能。

3. 存放二值（0、1）数据 一、 半导体存储器的作用 集成度高、体积小、存储信息容量大、工作速度快。 二、 半导体存储器的特点 可编程逻辑器件是一种功能特殊的大规模集成电 路，可由用户定义和设置逻辑功能，取代中小规模的 标准集成逻辑器件并创造大型复杂的数字系统，具有 结构灵活、集成度高、和可靠性高等特点。

4. 8.1　只读存储器 只读存储器的特点： 只读存储器用来存储二值信息代码，其数据一旦写入，在正常工作时，只能重复读取所存内容，而不能改写。 存储器内容在断电后不会消失，具有非易失性。

5. 例如有 10根地址线（n=10)，通过地址译码器译出字线 根，为 若 的地址选择为1100000000，则i=768，译出 =1，其余字线为0 8.1.1 固定ROM 地址输入线n根，又称地址码。 相应的地址码的字线 每一根字线对应地存放一个8位二进制数码，也就是这个字母的地址所指定存放的数，这个8位二进制数称为一个字。通常把一个字中所含的位数称为字长。位数可以1位、4位、8位、16位和32位等。把8位数的字称为一个字节。4位为半个字节，16位称为两个字节。把输出位数的线称为位线。 字线Wi的下标i即对应的是地址码的十进制数。当该字线被选中， Wi出高电平1，其余字线为低电平

6. 字线与位线的交叉点即为存储单元。每个存储单元可以存储 1 位二进制数（0、1） 存储器中总的存储单元的数量称为存储容量。 一个存储体总的存储容量用字线数m×位线数表示。 从位线输出的每组二进制代码称为一个字。一个字中含有的存储单元数称为字长，即字长 = 位数。

7. 一、二极管掩模ROM 片选信号控制与门电路,为0时译码器工作,表示该片ROM被选中，可以输出存储内容。 地址线 选中为1 被选中 4×4掩模ROM 1001

8. 二、4×4掩模ROM结构及电路存储内容 4×4掩模ROM电路存储内容 4×4掩模ROM

9. 负载管等效于电阻 有MOS管所以为1 无MOS管为0 32×32=1024 三、MOS管掩模ROM 1k×1位MOS掩模ROM

10. 用1k×1位ROM组成1k×8位ROM 共8片 一片1K×1位存储器芯片 得到1K×8位存储器

11. 8.1.2 可编程ROM(PROM) PROM的结构原理图如下 三级管 其存储数据由用户写入。一旦写入就无法修改，只能写一次。 正常读数时，字线被选中后，对于有熔丝的存储单元其读出放大器输出的高电平不足以使稳压管导通，反相器截止，而输出为1。而无熔丝输出为0。 当要写入信息时，要先输入相应的地址码，使相应的的字线被选中为高电平。 存储单元（快速熔丝） 反相器输出低电平，使相应的熔丝烧断。 位线 若熔丝被烧断表示存储单元信息为0，不烧断为1。 对要写入0的位线上加入高电压脉冲，使该位线上读写放大器中稳压管导通。

12. 8.1.3 可擦除可编程 ROM(EPROM) 一、光可擦除的可编程只读存储器（EPROM） 由用户自己写入信息，如果需要修改只要擦除原先存入的信息，再行重写。 用一个特殊的浮栅 MOS 管替代熔丝。 控制栅g用于控制其下内部的浮置栅G1用于存储信息1或0 在漏、源极间加高电压+25V，使之产生雪崩击穿。同时，在控制栅g上加幅度为+25V、宽度为50 ms左右的正脉冲，这样，在栅极电场作用下，高速电子能穿过SiO2,在浮置栅上注入负电荷，使单元管开启电压升高，控制栅在正常电压作用下，管子仍处于截止。该单元编程为0。

13. 当 为0时，必须 也为0，数据才可输出。 构成128 16 8位的存储单元矩阵 输出 EPROM2716引脚排列图 EPROM2716逻辑结构图

14. 当写入时，只需置 = 0， = 0， = 1，READY = 1 加入地址码和存入数码即可。 读出时置 =0， =0， =1，READY 为任意，可输出对应地址码的存储数据。 CE 二、电可擦除可编程只读存储器（E2PROM） 写入的数据可电擦除，用户可以多次改写存储的数据。使用方便。 2817E2ROM引脚图

15. 静态 RAM(即 Static RAM，简称 SRAM) 动态RAM(即 Dynamic RAM，简称 DRAM) 8.2 随机存取存储器 随机存取存储器(RAM，即Random Access Memory) RAM的存储矩阵由触发器或动态存储单元构成， 是时序逻辑电路。RAM 工作时能读出， 也能写入。读或写由读 / 写控制电路进行控制。RAM 掉电后数据将丢失。 RAM 分类 在读出过程中进行刷新存储单元

16. 8.2.1 RAM的电路结构和工作原理 一、六管静态存储单元及读写控制电路

17. 存储单元由 MOS管组成 构成RS触发器双稳态电路，存储1位二值信息0或1 T5、T6为存储单元门控管，起模拟开关作用，控制 RS 触发器输出端Q Q 与B B位线的联系。 当Xi = 1，T5、T6导通， 与 位线接通；当Xi = 0，T5、T6截止，则联系切断。 门电路 读/写控制电路，I/O端为输入/输出双向传输线的信号端，信息由此写入或读出。 一列存储单元公用的门控管T7、T8由列选择线Yj控制。 T5 T6由行选择线Xi控制。 当Yj = 1时，使 T7、T8导通，若为0，就截止。 等于1不可工作，等于0可工作

18. 二、2114型静态RAM介绍 64根行选择线 行地址线 16根列选择线 一个六管静态存储单元 列地址线 逻辑符号图 电路结构图

19. =1， Xi Yi 均为1，T3 T5导通。 Xi Yi均为1，T1 T4导通。 =0，G2被封锁，G1打开。 三、三管动态存储单元 T1、T3构成门控管 写操作时 读操作时 存储单元以T2和C 为主组成 信息存储于C 中。当电容中 充有一定电荷时，T2导通， 表示存储信息为0；当电荷 少或是没有， T2不能导通， 表示存储信息为1。 此时当C上有电荷 ，使T2导通时，则T2漏极为0信息，经T3管通过T5管输出DO = 0。若C上无电荷输出为1。 D1经T4送入刷新电路，在G3门输出为D1反相信号。 1 如果D1 =1，则T1传送0 信号，电容C 放电；若相反传送1 信号，电容C 充电。即分别存储1和0信息。 0 0 若读位线为0 ，G1输出也为0 ，使 “写”位线为1，对C充电进行刷新。 0 1 0 动态RAM特点：要在读出过程中 进行刷新存储单元的操作。

20. 8.2.2 RAM存储容量的扩展方法 一、位数的扩展 二、字数的扩展 为0时 为1时 读写控制线并联 工作有输出 使字线1K扩展为2K 片选信号并联 输出字总位数 工作有输出 扩展8位

21. 8、3 可编程逻辑阵列器件 只读存储器ROM由地址译码器和组成矩阵形式的 存储单元构成。 ROM中的地址译码器也可用存储单元组成的矩阵 电路构成，这样的电路可以用来表示组合逻辑电路 的最小项与或表达式，如果将其输出给触发器 再反馈到输入端，还可实现时序逻辑电路的功能。 由用户自己根据要求来编程存入信息，构成了专用 集成逻辑器件，称为可编程逻辑器件（PLD）

22. 最小项 输入 AiBi Ci-1 输出 Ci Si 最小项 输入 Ai BiCi-1 输出 CiSi m0 m1 m2 m3 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 0 m4 m5 m6 m7 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 1 0 1 1 8.3.1 PLD基本电路的结构、功能与习惯表示法 我们已知，任意组合逻辑电路均可用最小项与或式或者简化的与或式表示。下表为全加器的真值表。 与或逻辑表达式为：

23. 上述两个与或表达式可用二极管固定 ROM 来实现。把输入变量Ai、Bi、Ci-1看作ROM中的地址码A2、A1、A0，而把输出变量Si、Ci看作 ROM 的输出数据D1、D0，如图所示。 即为如图所示的二极管与门电路 D1 D2 D3 实现与的逻辑式： D4—D7组成或逻辑电路： 简化表示的与、或阵列 用二极管固定ROM实现全加器

24. 在前所述的PROM存储器，其与阵列是固定的，用作地址译码器，而或阵列是可编程的。在前所述的PROM存储器，其与阵列是固定的，用作地址译码器，而或阵列是可编程的。 这也是一种可编程图形符号，习惯上用下图所示形式表示。 (a)与门　　(b)或门　 (c)连接方式　　(d)互补输入缓冲器 　(e)三态输出缓冲器 图8.3.4PLD逻辑图形符号

25. 8.3.2可编程逻辑阵列（PLA） 一、PLA的结构 可编程逻辑阵列由可编程的与阵列、可编程的或阵列和三态输出缓冲器组成。 TIFPLA839（三态输出）PLA引脚排列 TIFPLA839（三态输出）PLA内部结构图

26. 二、PLA在时序逻辑电路中的应用 初 态 次 态 激励表 初 态 次 态 激励表 0 0 0 1 0 1 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 表22位二进制计数状态表 PLA可用来实现任一种组合逻辑电路，也可实现时序逻辑电路。 例：用时序逻辑型PLA组成同步2位二进制加法计算器。 1、表中所示为2位二进制加法计数器的计数状态表和D端的激励表。 2、列出D的函数式和次态逻辑式

27. 输入变量为 及 CP 和 输出变量为 ，又作为下一个初态输入。 3、确定输入变量、输出变量 或阵列的输出变量 D1、D0作为 D触发器的输入。 4、设置熔丝连接的交叉点 如右图所示： 将触发器输出Q0、Q1作为与阵列 的输入，由或阵列得到D0、D1输出又 送入D触发器的D端。在CP作用下，即 可实现加法计数。 用时序逻辑型PLA实现时序逻辑电路

28. 此外，在电路中还设置具有熔丝结构的可编程接地控制端M和三态门使能端及清零控制端PR / 。由G3、G4门电路功能可知，其输出分别为：R = M • (PR/ )和EN = M + (PR/ ) = M • (PR/ )。M端熔丝烧断M = 1。其功能如下表所示。 M及 PR/ 的控制功能 M PR / R EN 控　制　功　能 D　触发器 G1、G2三态门 0 0 0 1 不清零 可正常工作 0 1 1 1 异步清零 输出为零 1 0 0 1 不清零 可正常工作 1 1 0 0 不清零 高阻状态，可编程 　即当R = 1，触发器清零；EN = 1，三态门G1、G2可工作。

29. 8.3.3 可编程阵列逻辑（PAL） 将或阵列中相或的项给以固定，与阵列允许用户编程设置，这种 逻辑器件称为可编程阵列逻辑器件，简称PAL。 Y0~Y5所表示的与项是可编程的，而O0 = Y0 +Y1、O1 = Y2 + Y3、O2 = Y4 + Y5的或阵列是固定的，输入信号Ii 由输入缓冲器转换成有互补性质的两个输入变量。这种PAL的电路只适用于实现组合逻辑电路。 图8.3.7PAL的基本结构

30. 8.3.4 通用阵列逻辑（GAL） GAL器件可分为两大类： 一、与PAL相似：与阵列可编程，而或阵列固定连接。 二、与PLA相似：与、或阵列均可编程。 GAL16V8的引脚排列如右图所示。外形为双列直插式20脚芯片，它有8个输入端I7~I0，8个输出端O7~O0，还有一个输入端In用于与相邻芯片的输出端级联，此外还有一个用作时钟也可用作信号输入端CL，电源输入为VDD = +5V和VSS接地。其可擦写次数可达100次,存取时间为30 ns，数据可长期保存。 图8.3.9GAL16V8的引脚排列

31. OLMC的逻辑电路结构 GAL16V8逻辑电路结构

32. 8.3.5在系统可编程逻辑器件（ISP-PLD） 将原属于编程器的写入–擦除控制电路及高压脉冲发生器电路也集成至PLD芯片中。因此编程时只需外加5V电压，不必将PLD从系统的电路板取下，实现了在系统可编程。 一、低密度ISP–PLD 　　低密度ISP–PLD是在 GAL 的基础上增加了写入／擦除控制电路。 二、高密度ISP–PLD 高密度ISP–PLD又称isp LSI。

33. isp GAL16Z8的电路结构框图 一、低密度ISP–PLD 1、正常工作方式 接通电源后，若设MODE = 1，SDI = 0，电路即能自动进入正常工作方式， 2、诊断工作方式 若设MODE = 1，SDI = 1，电路进入诊断工作方式，这时，各输出逻辑宏单元OLMC中的触发器自动接成串行移位寄存器，在DCLK时钟信号作用下，内部收据由SDO端顺序地被读出，同时又可从SDI端对移位寄存器写入新的数据，实现诊断和预置功能。 3、编程工作方式 若设MODE = 0，电路进入编程工作方式。这时分三步进行：首先将编程数据从SDI端输入，然后再从SDO端读出，以校验数据是否正确，确认无误后，最后写入E2CMOS存储单元。

34. 二、高密度 ISP–PLD isp LSI 的电路结构框图

35. 1、通用逻辑模块(GLB)的电路结构 图8.3.13isp LSI1016器件通用逻辑块(GLB)的电路结构

36. 通过编程将GLB设置成其它4种连接模式： (1)、高速旁路模式：将与或输出端F0~F3直接与OLMC相连，不必经过乘积项共享的编程阵列。 (2)、单项乘积模式：与逻辑阵列中任一个单项乘积项的与门输出端可与任一个OLMC的输入端直接相连。 (3)、异或逻辑模式：将与逻辑阵列中任一个与门输出和或逻辑阵列输出F0~F3中的一个，两者共同输入到一个异或门，其输出再接入OLMC的输入端。 (4)、多重模式：同一个GLB中的4个输出可以同时采用上述几种不同配置模式。

37. 2、输入／输出单元(IOC)的组态 将I / O单元配置为8各组态： (1)、用作输入单元有3种组态，即：引脚输入通过缓冲器输入，或将此输入在时钟脉冲作用下由D触发器构成锁存输入或寄存器输入。 (2)、用作输出单元有3种组态，即：经缓冲器或反相输出缓冲器或三态输出缓冲器送到输出引脚。 (3)、用作双向传输单元有2种组态：一种是经三态缓冲器输出／经缓冲器输入的双向传输，另一种是经三态缓冲器输出／在时钟脉冲作用下经D触发器输入的双向传输。 3、isp LSI1000及2000系列器件的编程接口 目前Lattice公司生产的iap LSI有1000、1000E、2000、3000、6000系列，其编程接口各不相同。下图所示为1000、2000系列isp LSI器件的编程接口。

38. Isp LSI编程是在计算机控制进行的。在左图中，当编程使能信号ispEN = 1时，则ispLSI器件为正常工作状态；当ispEN = 0时，所有IOC的输出三态缓冲器无被置成高阻状态，则器件进入编程工作状态。MODE为模式控制信号。SCLK为时钟串行输入。SDI为串行数据和命令输入端，SDO为串行数据输出端。 图8.3.14isp LSI器件的编程接口

39. 8.3.6 现场可编程门阵列（FPGA） 现场可编程门阵列与前面所述的可编程逻辑器件相比，其结构不受与 – 或阵列限制，也不受触发器和I / O端数量聘用制，它可以构成任何复杂的逻辑电路，更适合构成多级逻辑功能。由于内部可编程模块的排列形式与前述可编程器件门阵列中单元的排列形式相似，因而沿用门阵列名称。FPGA属高密度PLD，集成度高达3万/片以上。

40. 一、FPGA的基本结构 右图所示为FPGA基本结构的示意图，由可编程的输入／输出模块(IOB)、可编程逻辑模块(CLB)和可编程连线资源(IR)组成，另外还有一个用于存放编程数据的静态存储器，其中设定的数据用来确定三各可编程单元的工作状态。 图8.3.15FPGA基本结构示意图

41. 器　件 型　号 　门数 GLB个数 (行 x 列) IOB个数 触发器 (个) 数据结构 长度(Bit) 数据结构 数量(个) 编程数据 总量(Bit) PROM容量(Bit) XC4003E 3000 100 (10 x 10) 80 360 126 428 53936 53984 XC4025E 25000 1024 (32 x 32) 256 2560 346 1220 442128 442176 XC4000E系列的FPGA典型容量

42. 二、可编程逻辑模块CLB CLB是FPGA的基本逻辑单元，由逻辑函数发生器、触发器、进位逻辑、编程数据存储单元、数据选择器及其它控制电路组成。 在CLB中有2个4变量函数发生器和1个3变量函数发生器。经组合后，可实现9个变量的组合逻辑函数。对3变量函数需要8位指定代码编程，4变量函数要16位指定代码编程，通过查表方式设计，予以一一对应，可获得众多的组合逻辑函数。 三、输入／输出模块IOB 1.　引脚用作输出：内部逻辑信号进入IOB模块后，通过各级选择器编程，选择是否反相，再选择直接送三态缓冲器或经D触发器送三态缓冲器。

43. 2、引脚用作输入：外部信号经输入缓冲器可以选直进入内部逻辑或经D触发器寄存后进入内部逻辑。2、引脚用作输入：外部信号经输入缓冲器可以选直进入内部逻辑或经D触发器寄存后进入内部逻辑。 四、可编程连线资源IR IR分布于CLB阵列的行、列间隙中，为水平和垂直上、下两层金属线栅格状结构，如右图所示。 图8.3.16　可编程连线资源示意图

44. PSM是可编程开关矩阵，结构如下图所示，其作用如同多根导线转接的接线盒，通过编程，可将任一方向导线能到其它方向的某根导线，即实现上下、左右和四个直角弯头的6个通路的开关接通。PSM是可编程开关矩阵，结构如下图所示，其作用如同多根导线转接的接线盒，通过编程，可将任一方向导线能到其它方向的某根导线，即实现上下、左右和四个直角弯头的6个通路的开关接通。 图8.3.17　可编程开关矩阵PSM及结构

45. 8.3.7在系统可编程通用数字开关（isp GDS） 当一个数字系统由多片ISP – PLD组成时，若要改变电路的逻辑功能，不仅要重新设置每个ISP – PLD的组态，还需改变它们之间的连接及其外围电路的连接，这些外围电路有负载电路、显示器件等。为满足这一需要，Lattice公司生产了在系统可编程通用数字开关，简称isp GDS。 通过编程的方法可将A列的某一个IOC与B列中某一个IOC接通。 Isp GDS22的结构框图，它由可编程开关矩阵和一些输入／输出单元IOC组成。 isp GDS22的结构框图

46. 当C2C1 = 11时，输出为开关矩阵的输入信号；当C2C1= 10时，将开关矩阵的输入信号反相后输出；当C2C1 = 01或00时，输出端相应设置成高电平或低电平输出。当C0 =1时，三态缓冲器为禁止状态(即其输出端呈高阻状态)，并设C1 = 0时可使开关矩阵信号直接与I /O端口相通。 当C0 = 0时，电路为输出方式，输出端的三态缓冲器为工作状态。这时4 选 1 的数据选择器选中一个，经三态缓冲器送到输出端。数据选择器由C2C1编程选择。 图8.3.19isp GDS22的输入／输出单元(IOC)