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第五章 输入 / 输出系统

第五章 输入 / 输出系统. 本章讨论：. 接口的基本概念. 总线的基本概念. 直接程序传送方式及其接口组成. 中断方式及其接口组成. DMA 方式及其接口组成. 5.1 概 述. 输入 / 输出系统： 在硬件上包括外设、接口、系统总线； 在软件上包括用户 I/O 程序、设备驱动程序、设备控制程序。 一、主机和外设的连接模式与管理 1 、总线型. 地址总线. 地址锁存器. CPU. 数据总线. 数据缓冲器. 控制总线. 总线控制器. 适配器. 主 存. 中断 控制 器. DMA 控制 器. 接口. 接口. 外围设备.

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第五章 输入 / 输出系统

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  1. 第五章 输入/输出系统 本章讨论： 接口的基本概念 总线的基本概念 直接程序传送方式及其接口组成 中断方式及其接口组成 DMA方式及其接口组成

  2. 5.1 概 述 输入/输出系统： • 在硬件上包括外设、接口、系统总线； • 在软件上包括用户I/O程序、设备驱动程序、设备控制程序。 一、主机和外设的连接模式与管理 1、总线型

  3. 地址总线 地址锁存器 CPU 数据总线 数据缓冲器 控制总线 总线控制器 适配器 主 存 中断 控制 器 DMA 控制 器 接口 接口 外围设备 I/O设备 I/O设备 5.1 概 述 优点：结构简单，易于扩展，易于实现 缺点：吞吐量受限

  4. 5.1 概 述 2、多总线结构（P237）图5-2） • 系统总线 • 局部总线 • 扩充总线 3、高性能多总线结构（P238）图5-3） Pentium系统结构

  5. 5.1 概 述 4、通道控制方式 • 从控制的角度看，通道是一种专门负责管理输入输出操作的控制器，它执行通道程序。 • 从连接的角度看，为四级连接模式，即主机—通道—I/O接口或设备控制器—外围设备 5、输入输出处理机（IOP）方式 是通道的发展，更加独立、通用。

  6. 5.1 概 述 二、总线类型与总线标准 总线是系统互连的基础，它是一组可以分时共享的公共信息传送线路。广义的总线还应包括相应的控制逻辑。 1、分类 （1）按系统组成角度分 1）小规模系统中，常用一组系统总线连接CPU、主存、接口和外设，称为单总线结构。

  7. 5.1 概 述 2）较大规模系统中，设多组总线，如在CPU和主存间设高速存储总线，将连接外设的系统总线称为I/O扩展总线。 3）一些系统中，将直接与CPU相连的一段称为局部总线，将经过总线控制器扩充后的总线称为系统总线。 （2）按数据传送格式分 1）并行总线 2）串行总线 （3）按时序控制方式分 1）同步总线 2）异步总线

  8. 5.1 概 述 2、总线标准 （1）ISA(Industry Standand Architecture)总线，简称AT总线，其主要性能指标如下： （1984年） • I/O地址空间：0100H～03FFH • 24位地址总线可直接寻址16M内存 • 8/16位数据总线 • 　　 最大传输速率8MB/s • DMA通道功能 • 　　 开放式总线结构，允许多个CPU共享系统资源

  9. 5.1 概 述 （2）EISA（Extended Industry Standand Architecture）总线，扩展的工业标准总线，数据线扩展位32位，最高传输速率达33 MB/s （1989年） （ 3 ） MCA（Micro Channel Architecture）总线，主要用于IBM原装机中。 （1987年） 随着CPU的飞速发展，总线的传输速率与微处理器的高处理速度不能同步，造成硬盘、图形卡和其他高速外设只能通过一个狭窄而缓慢的瓶颈发送和接受数据，从而影响了CPU高性能的充分发挥，工业界因此又发展了局域总线（Local Bus）的新技术。

  10. 5.1 概 述 局域总线是在CPU总线与ISA总线(和EISA总线)之间新增的一级总线，它独立于CPU的结构，与CPU的时钟频率无关，使总线形成了一种独特的中间缓冲器。一些高速外设，如网卡和硬盘适配器等，可以从ISA总线上卸下，通过局域总线直接挂接到CPU总线上，从而解决了低速总线在高速微处理器和高速外设之间形成的瓶颈。 （4）PCI（Peripheral Component Interconnect）总线 PCI 1.0为32位总线，时钟频率为33MHz，最大传输速率为32×33/8＝132MB/s. PCI 2.0为64位总线，时钟频率为66MHz，最大传输速率为264 MB/s. PCI总线具有运行速度快，可扩展性好，支持即插即用等特点。

  11. 5.1 概 述 （5） AGP总线（Accelerated Graphics Port，图形加速端口） 　　 AGP是Intel公司推出的图形显示卡专用总线，它将显示卡同主板芯片组直接相连，进行点对点传输，大幅提高了电脑对3D图形的显示能力，也将原先占用的大量PCI带宽资源留给了其它PCI插卡。在AGP插槽上的AGP显示卡，其视频信号的传送速率可以从PCI总线的133MB/s提高533MB/s。AGP的工作频率为66.6MHz，是现行PCI总线的一倍，最高可以提高到133MHz或更高，传送速率则会达到1GB/s以上。

  12. 5.1 概 述 （6）Arapahoe，第三代输入／输出总线（2001） 是一种更快的数据通道。速度比最快的PCI-X总线还要快10倍。

  13. 5.1 概 述 三、接口的功能与分类 接口泛指设备部件（硬、软）之间的交接部分。而主机（系统总线）与外设之间的接口逻辑，称为输入/输出接口、I/O接口、外围接口。 系统总线 外设 接口

  14. 系统总线 外设 接口 5.1 概 述 1. 接口的基本功能 （1）寻址 接收CPU送来的地址码，选择接口中的寄存器供 CPU访问。 （2）数据缓冲 实现主机与外设的速度匹配。

  15. 系统总线 外设 接口 5.1 概 述 （3）预处理 串-并格式转换（串口） 数据通路宽度转换（并口） 电平转换 （4）控制功能 传送控制命令与状态信息，实现I/O传送控制方式。 2. 接口分类 （1）按数据传送格式划分

  16. 系统总线 外设 接口 1）并行接口 并 并 并 串 接口与系统总线、接口与 外设均按并行方式传送数据。 数据各位同时传送。 适用于设备本身并行工作，距主机较近的场合。 2）串行接口 接口与系统总线并行传送，接口与外设串行传送。 数据逐位分时传送。 适用于设备本身串行工作，或距主机较远，或需减少传送线的情况。

  17. 系统总线 外设 接口 （2）按时序控制方式划分 1）同步接口 接口与系统总线的信息 传送由统一时序信号控制。 2）异步接口 接口与系统总线的信息传送采用异步应答方式。 （3）按I/O传送控制方式划分 1）直接程序传送接口 2）中断接口 3）DMA接口

  18. 5.2 系统总线 一、组成: 1、电源线和地线 2、地址线 3、数据线 4、控制信号线（复位信号、同步定时信号、异步应答信号、总线控制权信号、中断请求与批准信号、优先权、数据传送控制信号）

  19. S4 S0 S1 S2 S3 请求 切换 读 写 延长 总 线 周 期 5.2 系统总线 二、总线操作与时序 1.同步控制 一个总线周期可占用多个CPU时钟周期

  20. 请求 请求 请求 应答 应答 应答 不互锁 半互锁 全互锁 5.2 系统总线 2.异步控制 特征：没有统一的时钟周期划分，而采取应答方式实现总线的传送操作，所需时间视需要而定。

  21. 5.2 系统总线 三、总线的仲裁 1.集中式总线仲裁 1）链式总线仲裁 总线请求 仲裁器 总线授权 设备1 设备2 设备3 设备4

  22. 1级总线请求 总线 仲裁器 2级总线请求 1级总线授权 2级总线授权 设备1 设备2 设备3 设备4 5.2 系统总线 2）两级链式总线仲裁

  23. 5.2 系统总线 2.分布式仲裁 仲裁总线 总线忙 仲裁电路 仲裁电路 仲裁电路 仲裁电路 设备1 设备2 设备3 设备4

  24. I/O准备好？ 5.3 直接程序传送方式及接口 CPU直接利用I/O指令编程实现信息传送。 启动I/O设备 N Y 这种方式又称为 程序查询方式。 执行I/0指令 进行数据传送

  25. 5.3 直接程序传送方式及接口 1、基本思想： 当外设启动后，外设的整个工作过程均在CPU的监控之下，也就是说CPU只为外设服务，不再处理其它事务。 2、特点： I/O过程完全处于CPU指令控制下。

  26. 5.3 直接程序传送方式及接口 3.利用I/O指令实现数据输入输出主要有三种接口： 1）中断接口：程序查询方式和不需查询的直接传送方式都可利用中断接口实现。 2）按程序查询方式的需要设计的接口。 3）不需查询的简单接口。 2）按程序查询方式的需要设计的接口。 I/O接口随时可以接收主机的输出数据，或者随时可以向主机输入数据，CPU无须询问接口的状态，就可以直接输入或输出数据。

  27. 命令/状态寄存器 数据缓冲寄存器 5.3 直接程序传送方式及接口 程序查询方式接口 地址 译 码 IOW IOR 系统总线 设备

  28. 5.3 直接程序传送方式及接口 命令/状态寄存器 忙（B） 完成（D） 命令字 状态字 不需接口工作时：置B=0，D=0。（接口清零） 需要启动外设工作： 1）CPU通过启动命令置B=1，D=0 2）CPU调入接口状态字，如果发现B=1，D=0，继续查询等待。

  29. 忙（B） 完成（D） 命令字 状态字 地址 译 码 IOW 系统总线 IOR 设备 命令/状态寄存器 数据缓冲寄存器 数据 输入设备 数据缓冲寄存 器，同时使D=1，B=0 • 输入： CPU：调入状态字，知接口已准备好数据，则执行输入指令，将数据输入主机，并置D=0，B=1。 • 输出： 接口的数据缓冲寄存 器有空时，使D=1，B=0 CPU：调入状态字，知接口已作好准备，则执行输出指令，将数据送至数据缓冲寄存器，置D=0，B=1。接口再将数据输到外设，输出完毕，置D=1，B=0。

  30. 5.4 程序中断方式及接口 一. 中断的基本概念 1.定义 CPU暂时中止现行程序的执行，转去执行为某个随机事态服务的中断处理程序。处理完毕后自动恢复原程序的执行。 2.实质与特点 （1）实质：是一种程序切换过程

  31. 5.4 程序中断方式及接口 方法： 保存断点，保护现场； 程序切换 恢复现场，返回断点。 时间： 一条指令结束时切换。 保证程序的完整性。 （2）特点 • 随机发生的事态 （按键、故障） 随机性 • 有意调用，但以随机方式进行请求与处理的事态（调用外设） • 随机插入的事态（软中断） 注意中断与转子的区别： 随机性

  32. 5.4 程序中断方式及接口 3.中断分类 （1）硬件中断与软中断 由软中断指令引发中断 由硬件请求信号引发中断 （2）内中断与外中断 中断源来自主机外部， 如时钟、键盘 中断源来自主机内部，如掉电等 （3）可屏蔽中断与非屏蔽中断 可通过屏蔽字屏蔽该类请求 该类请求与屏蔽字无关

  33. 5.4 程序中断方式及接口 （4）向量中断与非向量中断 由软件提供服务程序入口地址 由硬件提供服务程序入口地址 （5）强迫中断与自愿中断 是程序有意安排的，又称程序自中断，即软中断 由故障、外部请求等所引起， 非程序本身安排 4.中断典型应用 1）管理中低速I/O操作，使CPU与外设并行工作 2）软中断。如INT n ，实现程序调试和功能调用

  34. 5.4 程序中断方式及接口 3）故障处理。 硬件故障：掉电、校验错、运算错 软件故障：溢出、地址越界、非法指令 4）实时处理 某事件出现的实际时间内及时处理，不是批量处理。 5）多机通信 6）人机对话

  35. 5.4 程序中断方式及接口 中断系统的硬、软界面 5.中断系统的组成 （1）软件： 服务程序、中断向量表 接口方面： 请求、传递、判优逻辑 （2）硬件 CPU方面： 响应逻辑 • 中断系统的软件组织 • 1、列出系统需要的各种中断请求 • 1）外部硬件中断： • IREQ0：系统时钟

  36. 5.4 程序中断方式及接口 IREQ0：系统时钟 IREQ1：实时时钟 IREQ2：通信 IREQ3：键盘 IREQ4：CRT显示器 IREQ5：硬盘 IREQ6：软盘 IREQ7：打印机

  37. 5.4 程序中断方式及接口 2）内部硬件中断： 掉电中断 溢出中断 校验错中断 软中断 2、根据各中断源的需要，分别编制中断服务程序，分别放在内存相应地方。 3、把中断服务程序的入口地址，填入中断向量表。

  38. 5.4 程序中断方式及接口 二. 中断的全过程（外中断） 1. 中断请求的提出与请求信号的传送 （1）如何产生中断请求？ 外设有请求的需要，如“准备就绪”或完成一次操作： “完成触发器”标志为TD =1 该外设对应的中断没有被CPU屏蔽。 “屏蔽触发器”标志为TM= 0

  39. 中断请求信号IRQ 中断请求信号IRQ 屏蔽 屏蔽 请求触发器 请求 请求触发器 CP 完成 完成 CP 5.4 程序中断方式及接口 • 分散屏蔽 在输入端进行屏蔽 在输出端请求屏蔽” • 集中屏蔽

  40. 中断控制器 IRQ0 INT 屏蔽寄存器 IRQ7 5.4 程序中断方式及接口 中断请求触发器的信号IRQ0~IRQ7汇集到中断控制器， 由中断控制器判断是否屏蔽后，发公共中断请求信号 INT到CPU。

  41. IRQ0 CPU IRQn 5.4 程序中断方式及接口 （2）如何传送中断请求？ 1）各中断源采用独立请求线，多根请求线直接送往CPU。 优点：CPU收到信号，即可判定请求源，有利于实现中断向量 缺点：由于CPU引脚有限，中断源难以扩充

  42. CPU IRQ0 IRQn 5.4 程序中断方式及接口 2）各中断源的请求信号通过三态门汇集到一根公共请求线，该请求线直接送往CPU。 优点：请求源可以任意扩充，微型计算机中大量使用此方法 缺点：CPU需要识别逻辑判别中断源

  43. 优先级1 IRQ0 IRQn CPU 优先级2 IRQ0 IRQn 5.4 程序中断方式及接口 3）CPU设几根优先级不同的中断请求线，每根请求线挂几个中断源。 优点：结合1、2的优点，广泛用于小型机

  44. 优先级1 IRQ0 优先级2 IRQ1 CPU 优先级3 IRQ0 IRQn 5.4 程序中断方式及接口 4）既有公共请求线，又有独立请求线。 优点：结合1、2的优点

  45. 5.4 程序中断方式及接口 2. 中断判优 CPU是否响应中断，取决于CPU现行程序和中断源的优先级高低。 （1）优先顺序 ： 故障、DMA、外中断（输入、输出） （2）CPU现行程序与外设中断请求间的判优 =1，开中断 1）CPU设置允许中断标志 （模型机采用） =0，关中断

  46. 5.4 程序中断方式及接口 2）CPU设置程序状态字的优先级字段 ＜外设请求优先级， 响应 为现行程序赋予优先级 ≥外设请求优先级， 不响应 （3）各外设中断请求间的判优 1）软件查询 由程序查询顺序确定优先级。改变查询顺序也就改变了优先级。 2）并行优先排队逻辑 针对多请求线的系统，用硬件逻辑排队。

  47. INTR0 INTR1 INTR2 向CPU发送的 中断触发器产 生的请求信号 INTR0’ INTR1’ INTR2’ 5.4 程序中断方式及接口 并行优先排队逻辑图：

  48. 编码 INT INTA 编码 INT INTA I/O I/O I/O I/O 菊花链方式 多重查询方式 5.4 程序中断方式及接口 3）链式优先排队逻辑 多重查询方式：批准信号INTA同时送到各设备，但只有优先级最高的设备有效 菊花链方式：批准信号按优先级顺序送到各外设。

  49. INT0 INTA0 I/O I/O INTn INTAn I/O I/O 5.4 程序中断方式及接口 4）二重结构的优先排队逻辑 N+1根中断请求线的优先级为主优先级 同一主优先级的外设按菊花链式排列为次优先级

  50. D7～D0 中断号寄存器 INT 中断服务寄存器 优先级裁决器 中断请求寄存器 IRQ0 INTA IRQ7 8259 中断屏蔽寄存器 优先级高 5）采用中断控制器判优（Intel 8259） 优先级低 中断请求 8259 （未屏蔽的请求判优,生成相应中断号） 公共请求INT CPU 中断源的序号 （CPU响应后，取回中断号，转入相应服务程序。）

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