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第3章 微型计算机中的 CPU

第3章 微型计算机中的 CPU. 3.1 CPU 的基本结构 3.2 8086/8088微处理器 3.3 Intel 系列 CPU 简介. CPU 是采用大规模和超大规模集成电路技术制造的半导体芯片。. 3.1 CPU 的基本结构. P 27 的图3.1给出了 CPU 的一般结构。 3.1.1 运算器 3.1.2 控制器 3.1.3 内部寄存器组 3.1.4 指令在 CPU 中的执行过程. 返回. 3.1.1 运算器. 运算器也称为算术逻辑单元（ ALU）。 运算器主要由寄存器和算术逻辑部件构成。

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第3章 微型计算机中的 CPU

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  1. 第3章 微型计算机中的CPU • 3.1 CPU的基本结构 • 3.2 8086/8088微处理器 • 3.3 Intel系列CPU简介 CPU是采用大规模和超大规模集成电路技术制造的半导体芯片。

  2. 3.1 CPU的基本结构 P27的图3.1给出了CPU的一般结构。 • 3.1.1 运算器 • 3.1.2 控制器 • 3.1.3 内部寄存器组 • 3.1.4 指令在CPU中的执行过程 返回

  3. 3.1.1 运算器 • 运算器也称为算术逻辑单元（ALU）。 • 运算器主要由寄存器和算术逻辑部件构成。 • ALU的基本组成是一个加法器。 有关ALU的逻辑部件如P27图3.2所示。 返回

  4. 3.1.2 控制器 • 控制器负责对指令进行译码和处理。 • 控制器一般包括： 指令寄存器 指令译码器 时序和控制电路 返回

  5. 3.1.3 内部寄存器组 • 内部寄存器组指一些专用、通用的寄存器。其中包括： 累加器A 数据寄存器DR 地址寄存器AR 标志寄存器F 程序计数器PC 通用寄存器（是一组寄存器） 返回

  6. 3.1.4 指令在CPU中的执行过程 • PC指出当前的指令地址并将其放至AB总线，然后将PC+1送PC，为取下一条指令做好准备； • 由DB总线将指令从内存取出并送往指令寄存器，经指令译码后，控制电路产生出该指令所需各种控制信号； • 取出该指令所需操作数地址及数据； • 完成该指令操作； • 检查有无其他控制信号（如中断请求等），以便作出相应处理； • 提供用以指示CPU状态的标志信号、控制信号、定时信号等。 返回

  7. 3.2 8086/8088微处理器 • 3.2.1 8086微处理器的内部结构 • 3.2.2 8086的寄存器结构 • 3.2.3 8086的存储器组织 • 3.2.4 8086CPU的I/O组织 • 3.2.5 8086的引脚信号和工作模式 返回

  8. 3.2.1 8086微处理器的内部结构 • 8086的内部结构如P30图3.3所示。 • 1. 执行部分EU • 2. 总线接口部分BIU • 3. BIU和EU的管理 返回

  9. 执行部分EU • 执行部分EU的作用是负责执行全部指令，并负责管理标志寄存器和通用寄存器。 • EU由以下几部分组成： 16位算术逻辑单元ALU 16位标志寄存器F 数据暂存寄存器 通用寄存器组：SP、BP、SI、DI和AX、BX、CX、DX。 • EU控制电路 返回

  10. 总线接口部分BIU • BIU是CPU与外部存储器、I/O设备的接口，主要由以下几部分组成： 16位指令指针寄存器IP 指令队列 4个16位段寄存器：CS、DS、ES、SS 20位地址加法器 总线控制部件 返回

  11. 3.2.2 8086的寄存器结构 • 1. 通用寄存器组：即EU中AX、BX、CX、 DX。 • 2. 指令寄存器和变址寄存器：SP、BP、SI、 DI。 • 3. 段寄存器组：CS、DS、SS、ES。 • 4. 指令指针寄存器和标志寄存器：IP、F。 返回

  12. 通用寄存器组 • 通用寄存器也称数据寄存器。每个寄存器可分为两个8位寄存器，分别作为独立的8位通用寄存器使用。 • AX：累加器，有些指令约定以AX（AL）为目的寄存器，所以称其为累加器。 • BX：基址寄存器，用作间接寻址的地址寄存器和基地址寄存器。 • CX：计数寄存器，当指令执行以后CX中的内容自动变化，所以被称为计数寄存器。 • DX：数据寄存器，除了作为通用寄存器外，DX在乘除指令中作辅助累加器，在I/O指令中作地址寄存器。 返回

  13. 指令寄存器和变址寄存器 • SP：堆栈指针寄存器，用来指出当前堆栈段栈 顶的偏移地址。 • BP：基址指针寄存器，通常与SS联用，其中存 放的是堆栈中某一存储单元的偏移地址。 • SI： 源变址寄存器，与DS联用，确定数据段 中某一存储单元的地址。 • DI：目的变址寄存器，与DS联用，确定数据段 中某一存储单元的地址。 返回

  14. 段寄存器组 • 在8086的BIU中共设有4个段寄存器组，负责给出相应段的段起始地址的高16位，所以被称为“段基址”。 • CS：代码段寄存器，用来存放可执行的程序代码。 • DS：数据段寄存器，用来存放参加运算的操作数和运 算结果。 • SS：堆栈段寄存器，用来存放程序当前所使用的数据 段的段基址。 • ES：附加数据段寄存器，通常也用来存放参加运算的 操作数和运算结果，典型的用法是存放经过处理 后的数据。 返回

  15. 指令指针寄存器和标志寄存器 • IP：指令指针寄存器，又称程序计数器，用来存 放将要取出的指令在现行代码段中的地址。 • F：标志寄存器，是16位寄存器，由条件标志和 控制标志两部分组成。 返回

  16. 条件标志 • 条件标志占6位，根据算术逻辑运算结果由硬件自动设定。状态标志位如下： • CF：进位标志，如最高位产生进位（或借位），CF=1。 • PF：奇偶标志，当结果操作数低8位中有偶数个1时，PF=1。 • AF：辅助进位标志，又称半进位标志。 • ZF：零标志，运算结果为0时，ZF=1。 • SF：符号标志，标志运算结果的最高位。最高位为1时，SF=1。 • OF：溢出标志，运算结果超出机器所能表示的数的范围就会产生 溢出， OF=1 。 状态标志位用来反映算术运算、逻辑运算后结果的状态，以便记录CPU的状态特征。 返回

  17. 控制标志 • 控制标志占3位，由软件设定。控制标志位如下： • DF：方向标志，在串处理指令中，用于控制串处理的方 向。 • IF：中断允许标志，用来控制可屏蔽中断的标志。IF=1， 允许CPU响应可屏蔽中断。该标志可由中断控制指 令设置或清除。 • TF：陷阱标志，用于单步操作。TF=1时，每条指令执行 后产生陷阱。 控制标志一经设置，便对CPU的操作产生控制作用。 返回

  18. 3.2.3 8086的存储器组织 • 1. 8086存储器的结构 • 2.存储器的分段管理 • 3. 8086系统内存的专用区域 返回

  19. 1. 8086存储器的结构 • 在存储器里以字节为单位存储信息，每个存储单元有一个唯一的编号，称为地址。地址从0开始编号，习惯上用十六进制数表示。 • 8086有20条地址线，可寻址为220=1MB，按0000~FFFFH进行编址。 • 8086系统中把1MB存储空间分为两个512KB的存储体，其中一个包含偶数地址，另一个包含奇数地址。用A0位来区分两个存储体。 存储体地址空间的分配见P37图3.5所示。 返回

  20. 2.存储器的分段管理 • 8086的寻址能力为1MB，但其内部寄存器为16位，只能直接寻址64位。因此引入存储器分段的概念。即每个逻辑段最多为64KB，在段内采用16位寻址。逻辑段允许在整个存储空间内浮动，段地址分别由CS、DS、SS、ES给出。 • 物理地址的计算公式： 物理地址=段地址×16+偏移地址 物理地址的计算是在CPU的总线接口部件BIU中的地址加法其中实现的。 返回

  21. 3. 8086系统内存的专用区域 • 在8086系统中，部分存储空间已被系统占用，用户不能再使用。 • 00000~003FFH：存放中断向量表，1KB。 • B0000~B0F9FH：单色显示缓冲区，4KB 。 • B8000~BBF3FH：彩单色显示缓冲区，16KB 。 • FFFF0~FFFFFH：起动地址，用来存放一条无条件转 移指令，转到系统的初始化程序。 返回

  22. 3.2.4 8086CPU的I/O组织 • 8086系统有专用的IN、OUT指令，用于外设端口的寻址。I/O 端口的地址空间为64KB，即0000~FFFFH。 • 在以8086为CPU的微型机中，只使用了10为有效端口地址A9~A0，为1KB空间。其中用A9指明外设端口是否在系统板上，A9=0为系统板上512个端口，A9=1是I/O通道上的512个端口。 • PC/XT机系统中以占用的端口号见P40表3.2，其余的端口号用户可以占用。 返回

  23. 3.2.5 8086的引脚信号和工作模式 • 1. 最小模式和最大模式的概念 • 2. 8086的总线周期概念 • 3. 8086的引脚信号：见P42图3.8。 • 4. 最小模式 • 5. 最大模式 • 6. 8086的操作和时序 • 7. 8086的指令系统 • 8. 8086中的协处理器 返回

  24. 1. 最小模式和最大模式的概念 • 最大模式：指系统中包含两个或两个以上的处理器。其中一个是8086作为主处理器，其他的是协助主处理器工作的协处理器。 常见的协处理器主要有8087和8089，8087主要用于数值计算，8089用作输入/输出协处理器。 • 最小模式：指系统中只有一个处理器，这种模式也称为单处理器模式。 返回

  25. 2. 8086的总线周期概念 • 8086的总线周期由4个T状态组成。即T1、T2、T3、T4状态。 • T1状态：CPU向多路复用总线发送地址信息，并指出要寻址的内存单元地址或I/O端口地址。 • T2状态： CPU向总线上撤消地址，是总线低16位呈高阻态，为数据传输做好准备；总线的高4位输出总线周期的状态信息； • T3状态： CPU在总线的高4位继续输出总线周期状态信号，低16位出现CPU 要写出的数据或准备读入的数据； • T3状态：总线周期结束。 • TW状态：等待状态，在T3后插入。 返回

  26. 4. 最小模式 • 当系统中只有一个8086CPU，把MN/ 引脚接向+5V时，就构成最小模式系统。 • 最小模式下最小系统的典型配置：P45图3.7。 • 与最小模式有关的控制信号及组合方式、功能： 见P47表3.5。 返回

  27. 5. 最大模式 • 把MN/ 引脚接地时，就构成最大工作模式。 • 最大模式下系统的典型配置：P48图3.13。 • 最大模式下8086的有关引脚信号、代码组合及对应操作：P49表3.6、 P50表3.7。 返回

  28. 3.3 Intel系列CPU简介 • 3.3.1 80x86系列 • 3.3.2 高速缓存技术 • 3.3.3 Pentium系列 返回

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