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微 机 存 储 器系统

微 机 存 储 器系统. 第 6 章. 6.1 概述 6.1.1 存储系统的层次结构 6.1.2 存储器的分类 6.1.3 存储器的基本组成 6.1.4 存储器的技术指标 6.2 半导体读写存储器 6.2.1 静态 RAM 6.2.2 动态 RAM 6.2.3 存储器的工作时序. 6.3 半导体只读存储器 6.3.1 掩膜式只读存储器 ROM 6.3.2 可编程的只读存储器 6.3.3 可编程可擦除只读存储器 6.4 存储器与 CPU 的连接 6.4.1 存储器与 CPU 连接时问题 6.4.2 常用译码电路

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  1. 微 机 存 储 器系统 第 6 章 6.1 概述 6.1.1存储系统的层次结构 6.1.2存储器的分类 6.1.3存储器的基本组成 6.1.4存储器的技术指标 6.2 半导体读写存储器 6.2.1静态RAM 6.2.2动态RAM 6.2.3存储器的工作时序 6.3 半导体只读存储器 6.3.1 掩膜式只读存储器ROM 6.3.2 可编程的只读存储器 6.3.3 可编程可擦除只读存储器 6.4 存储器与CPU的连接 6.4.1 存储器与CPU连接时问题 6.4.2 常用译码电路 6.4.3 存储器连接举例

  2. 概述 6．1 6．1．1 存储系统的层次结构 CPU 高速缓冲存储器 1．主存储器—外存储器 2．主存储器—高速缓冲存储器 主存储器 3．虚拟存储技术 外存储器 图6-1 存储器系统的层次结构图

  3. 存储器的分类 6．1．2 随机存储器（RAM） 按存取方式分类 只读存储器（ROM） 顺序存储器（SAM） 存储器 磁介质存储器 按存储器载体分类 半导体存储器 光存储器

  4. 存储器的基本组成 6.1.3 26 A6 A11 Y地址译码器 A11 X 地址 译码 器 存储单元矩阵 NXM （4096XI） n个 26 A6 数据输入 数据输出 DIN 输入 缓冲器 输入 缓冲器 DOUT 写入 读出 R/W读写输入 CS片选择 图6-2 典型存储器的组成框图

  5. 存储器的技术指标 6．1．4 衡量存储器的技术指标 存取周期 取数时间 存储器容量 经济性 可靠性

  6. 半导体读写存储器 6．2 6．2．1 静态RAM 1．静态RAM的工作原理 Vcc 选择线 VF4 VF5 VF6 A B VF1 VF2 I/O I/O 图6-3 六静态RAM基本存储电路

  7. 静态RAM 6．2．1 2．静态RAM组成 将多个存储单元按一定方式排列起来，就组成了一个静态RAM存储器[见书P178] 3．静态RAM举例 现在以一个具体的芯片——Intel 2114为例，来说明静态RAM的具体组成。[见书P179]

  8. 动态RAM的工作原理 6．2．2 动态RAM ED ED VF8 VF7 选择线 VF5 A B VF6 VF1 VF2 C1 C2 I/O Es 图6-6 四管动态RAM基本存储电路

  9. 存储器的工作时序 6．2．3 1．存储器的读周期 存储器的读周期，就是从存储器读出数据所需时间 2．存储器的写周期 是地址建立、写脉冲宽度和写操作恢复时间三者的总和。 3． 8086CPU对存储器的读/写时序 读周期时序 写周期时序

  10. 半导体只读存储器 6．3 6．3．1 掩膜式只读存储器ROM 掩膜式ROM有双极型和MOS型两种类型 速度快 容量小 容量大速度较慢 6．3．2 可编程的只读存储器PROM ●ROM在制作时不写入信息，用户使用时可写入自己的程序。但这种写入是一次性的，一旦写入内容后就不能更改，所以称一次性可编程序只读存储器，又称为现场可编程序只读存储器。

  11. 可编程、可擦除的只读存储器——EPROM 6．3．3 1．紫外线擦除的EPROM 这种EPROM是采用紫外线擦去原存内容，再用专门写入器改写内容。因此又称UVEPROM。 2．电可改写的、可重编程的只读存储器 这种电可改写PROM，简称为EEPROM。 3．EPROM芯片举例——Intel 2716 Intel 2716是16K位，可组成容量为2K×8的紫外线擦除的EPROM。

  12. 存储器与CPU连接时要考虑的问题 6．4 存储器与CPU的连接 6．4．1 1．CPU总线的负载能力 ●一般情况下，CPU总线的直流负载能力可带动一个标准的TTL门。 2．CPU的时序与存储器的存取速度之间的配合 ●CPU在取指令和进行读出操作时，都是在相应的时序控制下进行的，如读周期和写周期，已根据时钟频率和机器运算速度确定好范围。那么，在选用存储器时，它的最大存取时间要小于CPU安排的读写周期。否则，要使CPU插入等待周期，才能保证读写数据的可靠传送。

  13. 存储器的电平信号与CPU的电平匹配 3． ●CPU的信号电平多为TTL标准电平。当选用的存储器电平不相匹配时，它不能与CPU直接相连，必须经缓冲器进行电平转换。 4．存储器的地址要合理分配 ●通常在微型机的主存中有RAM和ROM（EPROM）两部分。 5．控制信号的连接 ●CPU到存储器的控制信号，一般包括读写控制信号、片选信号、复位信号、刷新信号（对动态RAM）等，在常规情况下存储器可直接连接这些控制信号。

  14. 常用的译码电路 6．4．2 ●由于在存储器与CPU连接时，不仅仅要考虑地址、数据和控制总线的连接，还要考虑实现这三种信息传送的有关电路，如地址译码器与锁存器、数据缓冲、控制信号的传递与加工等因素，而这些因素中最重要的便是地址译码器。

  15. 行地址和列地址的形成 1． ●该存储系统的容量为64K×8位的RAM，其RAM芯片的行地址和列地址形成电路如图6-20 [P192]所示。 ●PC/XT机中RAM子系统采用4164动态RAM芯片，有四组芯片，每组九片，其中八片构成64KB容量的存储器，一片用于奇偶校验位，四组动态RAM芯片构成XT机系统板上256KB容量的内存。送到每个组中的行、列地址由两片74LS158（二选一选择器）组成的地址多路器提供。

  16. RAS和CAS的产生 2． PC/XT机和CAS信号产生四组动态RAM存储器的RAS0～RAS3和CAS0～CAS3。由两级地址译码器组成。第二级译码器由两片74LS138组成,U56产生行地址选通信号RAS0～RAS3；U42产生列地址选通信号CAS0～CAS3。 第二级译码器工作需满足以下三个条件： (1)第一级译码器输出Q0=“H” (3)有存储器读或写信号XMEMR、XMEMW (2)非刷新操作，DCK0BRD=“H”

  17. 刷新电路 3． A8~A15 地址 多路器 A0~A6 地址总线 存储器 RAS CAS REF & 2 & 3 A0~A7 RAS 80ms 100ms & HOLD DMAC DACK0 总线请求 延时线 HLAD 总线响应 DREQ0 存储器读写线 定时器 图6-22 刷新逻辑的原理

  18. 小结 6.1 概述 6.1.1存储系统的层次结构 6.1.2存储器的分类 6.1.3存储器的基本组成 6.1.4存储器的技术指标 6.2 半导体读写存储器 6.2.1静态RAM 6.2.2动态RAM 6.2.3存储器的工作时序 6.3 半导体只读存储器 6.3.1 掩膜式只读存储器ROM 6.3.2 可编程的只读存储器 6.3.3 可编程可擦除只读存储器 6.4 存储器与CPU的连接 6.4.1 存储器与CPU连接时问题 6.4.2 常用译码电路 6.4.3 存储器连接举例

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