Ｖｅｒｉｌｏｇ設計演習 Ⅰ 　　入　門　編広島県立西部工業技術センター

Ｖｅｒｉｌｏｇ設計演習Ⅰ　　入　門　編広島県立西部工業技術センターＶｅｒｉｌｏｇ設計演習Ⅰ　　入　門　編広島県立西部工業技術センター

１．作業ディレクトリの作成 　まず、エクスプローラを起動し、　ルートディレクトリの下にｓｅｍｉｎａｒというディレクトリを、　その下にＶｅｒｉｌｏｇというディレクトリを作成して下さい。（DOS/Vの場合）Ｃ：￥ｓｅｍｉｎａｒ￥Ｖｅｒｉｌｏｇ（９８の場合）Ａ：￥ｓｅｍｉｎａｒ￥Ｖｅｒｉｌｏｇ以下、Ｖｅｒｉｌｏｇ演習で作成するファイルはＶｅｒｉｌｏｇの下に作ります。それ以外の、ディレクトリには何も作らないで下さい。

ＡＢＦＣＤ２．Ｖｅｒｉｌｏｇの基本ブロック例題１　ａｏｉゲート　　aoi.v module aoi(a,b,c,d,f); input a,b,c,d; output f; assign f=~((a & b)|(c & d)); endmodule

（1）verilogの基本ブロックはモジュール。 （2）モジュールはキーワードmoduleではじまり，endmoduleで終わる。（3）キーワードmoduleの次にモジュール名と（ポートリスト）;がつづく。（4）ポートリストに書いた信号名の入出力宣言を次に行う。入　力 = input 出　力 = output 双方向 = inout （5）入出力宣言とendmoduleの間にモジュールの本体機能を書く。 endmoduleにはセミコロン;はいらない。（6）簡単な本体機能は，信号代入文assignを使って記述する。 assign 左辺 = 右辺（7）Verilogのビット演算子は，Ｃ言語と同じ。 & AND 小林テキストP64 表3.2 | OR ~ NOT ^ EX-OR （8）わかりやすい様に( )を使ってよい。

クイックロジック社ＱｕｉｃｋＷｏｒｋｓ 配置配線ツールＳｐＤＥ兼　統合化環境回路図入力ＳＹＮＡＲＩＯ論理合成ＳｙｎｐｌｉｆｙＶｅｒｉｌｏｇシミュレータＳＩＬＯＳⅢ Ｖｅｒｉｌｏｇ学習ＶＨＤＬ学習ＨＤＬエディタターボライタ

３．ＳｐＤＥの起動 　スタート　－　プログラム　－　ＱｕｉｃｋＬｏｇｉｃ　ー　ＳｐＤＥでＳｐＤＥを起動します。

４．ＨＤＬエディタの起動 ＳｐＤＥのツールバーから、ＨＤＬエディタのアイコン　　　を押して、ＨＤＬエディタを起動し、クリエイトアイコン　　　を押す。

５．Verilogコードの入力、保存 　例題１のＶｅｒｉｌｏｇコードを入力し、ＦｉｌｅーＳａｖｅＡｓメニューから￥ｓｅｍｉｎａｒ￥ｖｅｒｉｌｏｇの下に、ファイル名ａｏｉ．ｖで保存する。　拡張子が定まると、ｍｏｄｕｌｅ、ｉｎｐｕｔなどのＶｅｒｉｌｏｇキーワードが紺色でハイライトされます。紺色は見にくいのでＨＤＬエディタの　　ＷｉｎｄｏｗーＣｏｌｏｒｓーＫｅｙｗｏｒｄで、青色に変更して下さい。Ｆｉｌｅ－ＥｘｉｔでＨＤＬエディタを終了し、ＳｐＤＥに戻ります。６．論理合成Ｓｙｎｐｌｉｆｙの起動　ＳｐｄｅのＦｉｌｅ－Ｉｍｐｏｒｔ－Ｖｅｒｉｌｏｇメニューから￥ｓｅｍｉｎａｒ￥ｖｅｒｉｌｏｇ￥ａｏｉ．ｖを指定し、論理合成ツールを起動します。

７．ターゲットデバイスの指定と論理合成 　ＲＵＮボタンのすぐ上のＣｈａｎｇｅボタンを押して、Ｐａｒｔをｐ８ｘ１２ｂ、Ｐａｃｋａｇｅをｐｌ４４に変更し、ＯＫを押します。次に、ＲＵＮボタンを押して、論理合成をかけます。

８．エラーの修正 　ソースファイルにエラーがあると、下の画面で停止します。ＶｉｅｗＬｏｇボタンでエラー内容を確認した後、Ｅｄｉｔボタンを押して、ＨＤＬエディタを再度起動し、エラー箇所を修正します。

９．論理合成プロジェクトの保存 　エラーがなければＤｏｎｅが表示されて、下の画面で停止します。「はい」を選んで論理合成プロジェクトを保存し、ＳｐＤＥに戻ります。

１０．配置配線の実行 　ＳｐＤＥのツールバーからＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を実行します。途中、ＲＵＮと「いいえ」を選択します。

１１．配置配線結果の確認 　ＳｐＤＥツールバーからＦｕｌｌＦｉｔアイコン　　　を選択し、チップ全体を表示させます。

　次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを　次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを回路のある部分でクリックして、回路部分を拡大表示します。　さらに拡大したければＺｏｏｍＩｎアイコン　　　を使います。

　回路部分のみを拡大すると、下図のようになります。　回路部分のみを拡大すると、下図のようになります。台形印のセレクタはｒ＝ｓ・ｐ＋ｓ・ｑを表しますので、全体としてａ・ｂ＝１またはｃ・ｄ＝１の時　ｆ＝０それ以外の時　　　　　　　　　ｆ＝１となり、最初のＶｅｒｉｌｏｇコードを満す回路が生成されていることが分かります。ｓｆｐｂｒａｑ入力ｓ　　出力ｒ　０　　　　　ｐ　１　　　　　ｑ ※論理合成結果を確認したら、Ｆｉｌｅ－Ｓａｖｅメニューで結果を保存します。ｄｃ

ＡＢＡＯＢＦＣＤＣＤ１２．基本ブロック（続き）　ＨＤＬエディタを起動し、ａｏｉ．ｖを次のように修正します。 module aoi(a,b,c,d,f); input a,b,c,d; output f; // assign f=~((a & b)|(c & d)); wire ab,cd,o; assign ab=a & b; assign cd=c & d; assign o =ab | cd; assign f = ~o; endmodule

（１）やや複雑な機能を記述する時は，wireで宣言した（１）やや複雑な機能を記述する時は，wireで宣言した　　　ローカル信号を使うこともできる。 ab,cd,o （２）１ビット幅のwireは宣言なしでも使える。暗黙宣言。　　　後出の複数ビット幅のwireは宣言が必要。（３）//は１行のみのコメント行。 /*･････*/は複数行にわたるコメント行である。修正が終わったらソースコードを保存し、論理合成をかけて配置配線を実行して下さい。結果は同じになります。

問題１ 　インバータＬＳ０４．ｖを設計し、結果を確認しなさい。問題２　ＮＡＮＤゲートＬＳ００．ｖを設計し、結果を確認しなさい。問題３　ＮＯＲゲートＬＳ０２．ｖを設計し、結果を確認しなさい。

ＳＥＬ ｇ２Ａｇ３ FB ｇ１ＡＯＩＦ SELB Ｂ１３．階層設計例題２　マルチプレクサ　mux2.v `include "aoi.v" module inv(a,f); input a; output f; assign f=~a; endmodule module mux2(sel,a,b,f); input sel,a,b; output f; inv g1 (sel,selb); aoi g2 (sel,a,selb,b,fb); inv g3 (.a(fb),.f(f)); endmodule

(1)もっと複雑な回路記述には階層設計を使う。(1)もっと複雑な回路記述には階層設計を使う。 (2) 階層設計は，複数のモジュール宣言とモジュールインスタンスで行う。 (3) 複数モジュールの宣言は， invの様に，同一ファイル内に書いても良いし， aoiの様に，別ファイルに書いて，`includeしても良い。 (4) モジュールインスタンスは，サブルーチンコールの様なもので，モジュール名インスタンス名(ポートリスト); の形式で行う。上の例では，g1，g2，g3がインスタンス名。

(5) モジュールインスタンスのポートリストは上位モジュールと下位モジュールを接続するもので， g1，g2の様に，並びによる接続が一般的。 g3の様に，名前による接続も使える。 (6) 出力信号を接続しない時はカンマを余分に書く。 (7) 上の例ではselbとfbは，暗黙宣言されたwireである。 ※ `はバック・シングル・クォートで DOSVでは shift + @ 98 では shift + ^ shift + 7 ではないことに注意。

例題２を入力し、論理合成、配置配線を実行します。例題２を入力し、論理合成、配置配線を実行します。結果は、論理圧縮の効果で例題１より簡単になり、下図のようになります。ｓｅｌ＝１なら　ｆ＝ａｓｅｌ＝０なら　ｆ＝ｂとなっています。ｂａｓｅｌｆ

１４．条件付きａｓｓｉｇｎ文 例題３　セレクタ　ｍｕｘ２１．ｖ module mux21(sel,a,b,f); input sel,a,b; output f; assign f=sel ? a:b; endmodule ｍｕｘ２１ｓｅｌａｆｂ（１）例題２(mux2.v)では階層設計を説明するため，複雑な書き方を　　　したが，セレクタ自体はもっと簡単に記述できる。（2）assign文にはＣ言語の３項演算子（条件演算子ともいう）に似た　　条件付きassign文があり， assign 左辺＝(条件式１) ? (右辺１) : (右辺２); 　　が使える。（３）上の例では，sel=1ならf=a，sel=0ならf=bになる。

１５．ａｌｗａｙｓ文とｉｆ文 例題３　セレクタ　ｍｕｘ２１．ｖ module mux21(sel,a,b,f); input sel,a,b; output f; reg f; always@(sel or a or b) begin if(sel==1'b1) f=a; else f=b; end endmodule ｍｕｘ２１ｓｅｌａｆｂ（１）３項演算子よりも，わかりやすいif文もあるが， module-endmodule間に，ダイレクトには記述できない。　　上の例のように，alwaysブロックの中で記述する。

（２）always文は always@(信号名) begin : : end　　　←セミコロンがないのに注意の形で記述し，( )内の信号名の値が変化したときのみ評価される。つまり，( )内にはalwaysブロックとしての入力信号を記述する。正しくはセンシティビティ・リストという。　複数の入力信号が有る時は，カンマではなく orで区切って記述する。（３）alwaysブロックで組合せ回路を生成する場合，入力信号を全てセンシティビティ・リストに記述しなければならない。　（順序回路の場合はそうとは限らない）

（４）alwaysブロック内では，if文,case文が使え， if(条件式) 式１; else 式２; 　と書く。多重if文も使える。 if(条件式１) 式１; else if(条件式２) 式２; else 式３；（５）条件式に使う関係演算子はＣ言語と同じで ==　等しい >　大　　　　>=　以上 !=　等しくない <　小　　　　<=　以下が使え，かつ，それらの論理演算 &&　論理積 || 論理和　　　! 論理否定も使える。（６）１ビット幅の定数は 1，0，1'b1，1'b0 と書く。　'　はＳＨＩＦＴ＋７です。

（７）最も重要なのは，alwaysブロック内での ・信号代入には，assign文は使わないこと。・代入文の左辺にくる信号は，レジスタ宣言　しなければならないこと。である。上の例では　f　がこれにあたる。（８）上の例からわかる様に，生成される回路が組合せ回路で　あってもレジスタ宣言が必要である。逆に言うと，レジスタ宣言　してもフリップフロップが必ず生成されるわけではない。（９）if文で全ての条件が列挙されていれば，つまり， ifの数だけelseがあれば，組合せ回路が，　　そうでなければ，順序回路が生成される。例題３を入力し、論理合成、配置配線を実行します。結果は例題２と同じになります。

　Ｖｅｒｉｌｏｇ設計演習Ⅱ　シミュレーション編広島県立西部工業技術センター　Ｖｅｒｉｌｏｇ設計演習Ⅱ　シミュレーション編広島県立西部工業技術センター

１．テスト・フィクスチャの準備 　例題３の設計ｍｕｘ２１．ｖを、Ｖｅｒｉｌｏｇシミュレータを用いて検証します。　設計検証用テストパターンを発生させるＶｅｒｉｌｏｇコードのことをテスト・フィクスチャと呼びます。拡張子は通常　．ｔｆ　を使います。　ＨＤＬエディタでｍｕｘ２１．ｖを開いた状態で、ＨＤＬー　ＧｅｎｅｒａｔｅＴｅｓｔＢｅｎｃｈを実行すると、テストフィクスチャの雛形ｍｕｘ２１．ｔｆが生成されます。（遅いマシンでは数分かかることも有ります。）（１） `timescale 1ns/1ns （２） module t; （３） reg sel,a,b; （４） wire f; （５） mux21 m (.sel(sel),.a(a),.b(b),.f(f)); （６） // Enter fixture code here （７） endmodule // t

（１）ｔｉｍｅｓｃａｌｅ文はシミュレーションの時間単位を定めるもので、（１）ｔｉｍｅｓｃａｌｅ文はシミュレーションの時間単位を定めるもので、　　／の前がこのモジュール内での時間記述＃の時間単位、　　／の後ろがシミュレーション時に使用される時間精度　　になります。この例ではいずれも１ｎｓになります。（２）テストフィクスチャのモジュールには、ポートリストが有りません。　　モジュール名は何でもかまいませんが、ここでは　ｔ　です。（３）元の設計データの入力信号は、このモジュール内では値を代入　　するので、レジスタ宣言します。（４）出力信号は観測するだけなので、ワイヤ宣言します。（５）元の設計データをモジュールインスタンスとして、呼び出します。　　信号の接続には、名前による接続が行われていますが、　　並びによる接続でも構いません。（６）この位置に、実際のテストパターン用コードを追加します。

`timescale 1ns/1ns module t; reg sel,a,b; wire f; mux21 m (.sel(sel),.a(a),.b(b),.f(f)); // Enter fixture code here initial begin sel=0; a=0; b=0; #100 sel=0; a=0; b=1; #100 sel=0; a=1; b=0; #100 sel=0; a=1; b=1; #100 sel=1; a=0; b=0; #100 sel=1; a=0; b=1; #100 sel=1; a=1; b=0; #100 sel=1; a=1; b=1; end endmodule // t 　それでは、６行目の位置に右の四角の部分を追加してテスト・フィクスチャを完成させてから、ｍｕｘ２１．ｔｆとして保存して下さい。　この例で分かるように、テストフィクスチャでの信号値の代入には、ｉｎｉｔｉａｌ文を使用します。　意味としては、ｓｅｌ，ａ，ｂの初期値として全て０を代入した後、１００ｎｓ毎に異なる値を代入しています。

２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ）２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ）（１）ＳｐＤＥのツールバーから、シミュレータのアイコン　　　を押して、ＳＩＬＯＳ３を起動します。　シミュレーションタイプでＰｒｅ－Ｌａｙｏｕｔを選択します。テストフィクスチャがｍｕｘ２１．ｔｆ、トップレベルモジュールがｍｕｘ２１．ｖになっていることを確認後、ＯＫを押して下さい。

（２）ｍｕｘ２１．ｖは論理合成のチェックを通っているので、（２）ｍｕｘ２１．ｖは論理合成のチェックを通っているので、エラーがあるとすればｍｕｘ２１．ｔｆの方です。　エラーがあるとｏｕｔｐｕｔウインドウにエラーメッセージが表示され、下の画面で停止するので、キャンセルを押します。　ｏｕｔｐｕｔウインドウにエラーがなければ、（４）に進みます。

（３）エラーメッセージを確認後、ＳＩＬＯＳ３のＦｉｌｅーＯｐｅｎメニュー（３）エラーメッセージを確認後、ＳＩＬＯＳ３のＦｉｌｅーＯｐｅｎメニューからｍｕｘ２１．ｔｆを選択し、エラー箇所を修正します。　修正が終わったら、ＳＩＬＯＳ３のＦｉｌｅ－Ｓａｖｅで保存し、ｍｕｘ２１．ｔｆウインドウのアイコン化ボタン　　　でアイコン化します。　Ｌｏａｄ／Ｒｅｌｏａｄアイコン　　　を押して、修正結果をＳＩＬＯＳ３に反映させます。　ｏｕｔｐｕｔウインドウにエラーが無ければ、ＧＯアイコン　　　を押して（４）に進みます。　ｏｕｔｐｕｔウインドウにエラーが有れば、エラーメッセージを確認後アイコン化していたｍｕｘ２１．ｔｆを通常の大きさに戻し、修正を繰り返します。

（４）テストフィクスチャにエラーが無ければ、下の画面で停止します（４）テストフィクスチャにエラーが無ければ、下の画面で停止しますので、シミュレーション時間１０００ｎｓを入力し、ＯＫを押します。

（５）エラーが無ければ、ｏｕｔｐｕｔウインドウに（５）エラーが無ければ、ｏｕｔｐｕｔウインドウに 32 State changes on observable nets. Simulation stopped at the end of time 1.000us.が表示されるのでデータアナライザのアイコン　　　を押して、波形表示ウインドウを開きます。

次に、モジュールエクスプローラのアイコン　　　を押して、次に、モジュールエクスプローラのアイコン　　　を押して、ｔ：ｔのａ，ｂ，ｆ，ｓｅｌを選択後、マウス右クリックからＡｄｄＳｉｇｎａｌｔｏＡｎａｌｙｚｅｒを選ぶと、波形が表示されます。

　データアナライザ・ウインドウをアクティブにしてから、　データアナライザ・ウインドウをアクティブにしてから、Ｖｉｅｗ－ＺｏｏｍＡｌｌを選ぶと、波形全体が表示されます。ｓｅｌ＝０の時ｆ＝ｂ、　　　ｓｅｌ＝１の時ｆ＝ａを確認します。

（１）データアナライザ・ウインドウの時間軸上で、マウス右クリックし、（１）データアナライザ・ウインドウの時間軸上で、マウス右クリックし、ｔｉｍｅｓｃａｌｅを選んで、切りの良い値を入れれば、時間軸を見やすい値に変更できます。（２）波形上でマウスを左クリックすると、青色の第１カーソル、右クリックすると、赤色の第２カーソルを置くことができます。各カーソルの時間および時間差がＴ１，Ｔ２，Ｔｄｅｌｔａで表示されます。（３）信号名を選択後、カーソルスキャン・アイコン　　　　　　　　　　　を押すと、カーソルが選択信号の変化点に移動します。　この機能を使って、入力信号ａ，ｂ，ｓｅｌと出力信号ｆの時間差を測定してみると、Ｔｄｅｌｔａ＝０になります。　これは、現在表示している結果が、遅延時間情報の入っていない機能シミュレーション（Ｐｒｅ　Ｌａｙｏｕｔ）であるためです。　結果を確認したら、ＳＩＬＯ３のＦｉｌｅ－Ｅｘｉｔを選び、途中、「はい」を選んで終了します。

３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ）３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ）　再びＳｐＤＥのツールバーから、シミュレータのアイコン　　　を押して、ＳＩＬＯＳ３を起動します。　今度はシミュレーションタイプでＰｏｓｔ－Ｌａｙｏｕｔを選択します。テストフィクスチャがｍｕｘ２１．ｔｆ、　ＳＤＦがｍｕｘ２１．ｓｄｆ、トップレベルモジュールがｍｕｘ２１．ｖｑ　になっていることを確認後、ＯＫを押して下さい。

１０００ｎｓを確認後、ＯＫを押します。

ｏｕｔｐｕｔウインドウに92 State changes on observable nets. Ｓimulation stopped at the end of time 1000.000ns.が表示され、モジュールエクスプローラ、データアナライザウインドウも表示されるので、ズームオール　　　で波形全体を表示させます。

（１）波形上でマウスを左クリックすると、青色の第１カーソル、（１）波形上でマウスを左クリックすると、青色の第１カーソル、右クリックすると、赤色の第２カーソルを置くことができます。各カーソルの時間および時間差がＴ１，Ｔ２，Ｔｄｅｌｔａで表示されます。（２）信号名を選択後、カーソルスキャン・アイコン　　　　　　　　　　　を押すと、カーソルが選択信号の変化点に移動します。　この機能を使って、入力信号ａ，ｂ，ｓｅｌと出力信号ｆの時間差を測定してみると、今度はＴｄｅｌｔａ＝９ｎｓ程度が表示されます。　これは、現在表示している結果が、遅延時間情報（ｍｕｘ２１．ｓｄｆ）を考慮した遅延シミュレーション（Ｐｏｓｔ　Ｌａｙｏｕｔ）であるためです。　また、Ｖｅｒｉｌｏｇコードも元のｍｕｘ２１．ｖではなく、配置配線ツールの出力したｍｕｘ２１．ｖｑが使用されています。ＳＤＦはスタンダード・ディレイ・フォーマットといい、遅延時間情報の標準フォーマットです。　結果を確認したら、ＳＩＬＯ３のＦｉｌｅ－Ｅｘｉｔを選び、終了します。興味があれば、＊．ｓｄｆ、＊．ｖｑをエディタで開いて見て下さい。

遅延シミュレーションの結果

問題４　インバータＬＳ０４．ｖのテストパターンを設計し、問題４　インバータＬＳ０４．ｖのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを　実行しなさい。問題５　ＮＡＮＤゲートＬＳ００．ｖのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを　実行しなさい。問題６　ＮＯＲゲートＬＳ０２．ｖのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを　実行しなさい。

４．ピン配置の指定 　ピン配置は配置配線ツールが遅延時間や配線効率を考慮して最適に近いものに自動配置するので、これを使うのが無難です。　しかし、設計の最終段階に近く、プリント基板の変更ができない場合などは、次の方法でピン配置を直接指定することも可能です。　ＳｐＤＥのＴｏｏｌｓ－Ｏｐｔｉｏｎｓメニューから、ＢａｃｋＡｎｎｏｔａｔｉｏｎタブを選択し、ＦｉｘＰｌａｃｅｍｅｎｔのＩＯｃｅｌｌｓをチェックｏｎにします。

　ＯＫを選択後、ＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を　ＯＫを選択後、ＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を実行すると、ピン配置情報ｍｕｘ２１．ｓｃｐが生成されます。　現在、ピン１６，１７，１８，１９が割り当てられていることを確認します。（マシンによっては異なることも有ります。）エディタでql_placement以下のピン番号を変更し、保存します。 #mux21.scp #Synplicity Synthesis pin location command file #Automatically generated by SpDE version SpDE 7.0 #Date: 8/10/98 at 10:02 # #---Fixed I/O cells--- portprop f ql_placement="IO2"; portprop a ql_placement="IO3"; portprop sel ql_placement="IO4"; portprop b ql_placement="IO5";

　論理合成Ｓｙｎｐｌｉｆｙを立ち上げて、Ａｄｄボタンを押します。　論理合成Ｓｙｎｐｌｉｆｙを立ち上げて、Ａｄｄボタンを押します。ファイルの種類をＰｒｏｐｅｒｔｙＦｉｌｅｓ（＊．ｓｃ＊）にして、ｍｕｘ２１．ｓｃｐを選択し、「開く」を押します。

　ＳｏｕｒｃｅＦｉｌｅｓにｍｕｘ２１．ｓｃｐが追加されたことを確認後、　ＳｏｕｒｃｅＦｉｌｅｓにｍｕｘ２１．ｓｃｐが追加されたことを確認後、ＲＵＮを押して論理合成をかけます。　途中「はい」とＯＫを選択すると、ｍｕｘ２１．ｓｃｐで指定したピン配置での配置配線が実行されます。

Ｖｅｒｉｌｏｇ設計演習Ⅲ　　基　礎　編広島県立西部工業技術センターＶｅｒｉｌｏｇ設計演習Ⅲ　　基　礎　編広島県立西部工業技術センター

Ｖｅｒｉｌｏｇ設計演習 Ⅰ 入 門 編 広島県立西部工業技術センター