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可编程逻辑器件讲义. 第 2 讲 QuartusII 软件设计流程. 本讲主要内容. QuartusII 基本设计流程 原理图输入,文本输入,混合层次化设计 嵌入式逻辑分析使用 SignalTap II 原理图设计实例分析 2 位十进制频率计. 1 、 QuartusII 基本设计流程. 原理图输入方式 建立工程库目录,以存放工程设计文档 建立新的工程 确定工程文件名称和顶层实体名称 将所有相关的文件都加入工程(非必要) 选择目标器( EP1C12Q240C8 ) 选择仿真器和综合器 结束设置. 选择 Altera/ QuartusII5.1.

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Presentation Transcript
slide1

可编程逻辑器件讲义

第2讲 QuartusII软件设计流程

slide2
本讲主要内容
  • QuartusII基本设计流程

原理图输入,文本输入,混合层次化设计

  • 嵌入式逻辑分析使用

SignalTap II

  • 原理图设计实例分析

2位十进制频率计

1 quartusii
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
      • 确定工程文件名称和顶层实体名称
      • 将所有相关的文件都加入工程(非必要)
      • 选择目标器(EP1C12Q240C8)
      • 选择仿真器和综合器
      • 结束设置
slide4

选择Altera/

QuartusII5.1

slide7

设置工程目录、工程

名称、顶层实体

slide10

工程名称和工程顶层实体名系统自动按工程目录名填入,用户可以修改工程名称和工程顶层实体名系统自动按工程目录名填入,用户可以修改

slide16

可以设置工程编译器、仿真器、时域分析器;不做修改,默认使用QuartusII自带工具可以设置工程编译器、仿真器、时域分析器;不做修改,默认使用QuartusII自带工具

slide18

显示了工程的基本信息,包括器件和顶层实体名显示了工程的基本信息,包括器件和顶层实体名

1 quartusii1
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
slide21

选择第二项Block Diagram/Schemetic File,新建原理图文件。最后一项为VHDL文本文件

slide22

原理图文件的扩展名为*.bdf

双击原理图空白区

域,调出元件库窗口

slide23

在元件库中选择合适元件完成原理图

如果对元件名熟悉也可以直接键入名称

slide24

宏元件库

基本元件库

缓冲器

逻辑门

常量、VCC、GND

引脚:INPUT/OUTPUT

触发器

早期库

slide26

以相同的方法放置其

元件(or2,not,input

Output),相同的元件

可以复制。

鼠标变成十字光标,单击左键放置元件

slide32

以相同的方法完成

其它引脚的命名

slide33

完成电气连接。将鼠标移置可连接点,变成十安光标,拖动鼠标左键完成电气连接。将鼠标移置可连接点,变成十安光标,拖动鼠标左键

开始元件连线。

slide36

原理图文件名可以和顶层实体名一致

如果原理图名和顶层

实体名不同,以后还

可通过菜单调整

此复选框使得文件保存的同时被填入工程

slide37

到此工程,以及原理

图文件建立完成

1 quartusii2
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
    • 工程编译
      • 选择(修改)目标芯片Assignments/Settings…
      • 选择配置器件的工作方式(可以加入JTAG用户编码)Device & Pin Options…
1 quartusii3
1、QuartusII基本设计流程
  • AS方式下的配置器件选择(EPCS4)
  • 闲置引脚状态设置(必要):三态输入
  • 设置当前文件为顶层实体文件:Project/Set as Top-Level Entity(如果当前编译文件不是顶层文件)
slide40

选择Assignments/

Settings…菜单

slide41

选择Device项

单击Devices & Pin Optons…进入器件引脚选项设置窗口

如果适配目标器件需

要修改,可以在此完成

slide42

选择General标签栏

修改JTAG用户码,可以默认

slide49

选择As input tri-stated,保护所有未使用到的引脚为三态输入

单击“确定”,保存所有设置内容

slide50

打开当前文件(原理图),选择Porject/Set as Top-level

Entity,确保当前编译文件(原理图)为工程顶层实体文件。如果需编译文件名和事先定义的顶层实体名不一致,则必须做此操作

slide51

如果实体名和文件一致

可以省去上一步

选择Start Compilation按钮或Processing/ Start Compilation菜单进行全局编译

slide52

显示编译报告

显示编译的进度

slide54

选择Fitter/Device Options项

观察到此项,说明引脚三态输入保护设置成功

1 quartusii4
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
      • 新建仿真文档,打开波形编辑器 File/New… (Other Files/Vector Waveform File)
      • 设置仿真时长 Edit/End Time
1 quartusii5
1、QuartusII基本设计流程
  • 添加信号仿真节点
  • 设置最小仿真步长
  • 设置仿真波形(注意常用信号设置按钮的使用)
  • 文件存盘(*.vwf)
  • 仿真参数设置:选择仿真类型和仿真文档Timing/Funtional
  • 启动仿真 Processing/Start Simulation
slide59

选择Edit/End time…定义仿真的时长(结束时间)

slide63

在Node Finder窗口

选择要观察的信号用

鼠标左键拖动到信号

栏空白区

单击List查找工程可用节点

slide65

“I” 标注为输入信号

“O”标注为输出信号

slide67

此项设定了数据采样点的最小间隔(时钟最小周期),此例设置为默认的10ns此项设定了数据采样点的最小间隔(时钟最小周期),此例设置为默认的10ns

slide68

选择待设置信号

(比如a)选择时钟

波形设置按钮

(Overwrite Clock)

slide69

设置信号为周期性信号

Period(周期),Offset(初始位)

Duty cycle(占空比)

此例设置a周期为50ns

slide71

选择信号s,利用

Waveform Editing

Tool按钮设置波形

slide72

Waveform Editing

Tool按钮可以设置

信号任意波形

slide73

常见仿真按钮功能说明

Waveform Editing Tool:可用来设置任意形式输入信号。选中该按键后,在被设置信号上,按下鼠标左键拖动,设置所需要的输入波形。原先为高电平区域则被拖动为低电平,原先为低电平区域则被拖动为高电平。

slide74

Forcing High(1):设置激励(输入)信号为高电平。

Forcing Low(0):设置激励(输入)信号为低电平。

High Impedance(Z) :设置激励(输入)信号为高阻状态。

Invert:信号取反。

其它仿真按键功能说明请参阅实验手册内容

slide78

仿真类型(Simulation mode)主要有两种:时序仿真(Timing)/功能仿真(Funtional),功能仿真不包含延时信息。Simulation input填写需要仿真的向量文件。

此例选择时序(Timing)仿真

选择Simulator Settings仿真器设置项

slide79

选择Start Simulation按钮或Processing/Start Simulation菜单开始仿真。注意:仿真波形结果和仿真向量文件是分开的

1 quartusii6
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
slide83

给出了电路的RTL级

底层电路实现示意

1 quartusii7
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer
    • 引脚锁定(重新全局编译,引脚信息才会有效)
slide86

To栏用来选择信号名

Location栏用来分配引脚号

双击To下New栏,选

择信号名

slide88

双击相应Location栏下拉添加引脚号或直接输入引脚号双击相应Location栏下拉添加引脚号或直接输入引脚号

slide89

以相同的方法添加其

它信号并分配其引脚号

1 quartusii8
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
    • 引脚锁定(重新全局编译,引脚信息才会有效)
    • 配置文件下载(JTAG、AS、JTAG间接配置)
1 quartusii9
1、QuartusII基本设计流程

JTAG方式(*.sof文件),配置信息掉电丢失,主要用于在线调试

AS方式(*.pof文件),配置信息烧入专用配置芯片(EPCS4),掉电不丢失,可以长期保存

JTAG间接配置方式(*.jic),将sof文件转换为jic文件,利用FPGA向专用配置芯片(EPCS4)配置信息,掉电不丢失,且不用换配置接口

slide95

选择Programmer按钮或Tools/Programmer菜单

注意:之前将下载线连接好,一端打印机口,那一端实验箱下载器件JTAG(AS)

slide96

选择Hardware Setup…设置下载线驱动(ByteblasterII)

slide104

注意路径选择为当前

工程目录,*.pof为AS

配置文件,*.sof为JTAG

配置文件。

slide106

确保下载线另一端与实验箱目标芯片的JTAG口连接,打开实验箱电源,单击Start配置下载确保下载线另一端与实验箱目标芯片的JTAG口连接,打开实验箱电源,单击Start配置下载

slide109

提示AS方式下,原先的JTAG方式器件不支持,选“是”删除提示AS方式下,原先的JTAG方式器件不支持,选“是”删除

slide111

同样注意路径选择当前工程目录,AS方式下选择pof配置文件同样注意路径选择当前工程目录,AS方式下选择pof配置文件

slide113

确保下载线另一端与实验箱目标芯片的AS口连接,打开实验箱电源,单击Start配置下载确保下载线另一端与实验箱目标芯片的AS口连接,打开实验箱电源,单击Start配置下载

slide116

选择Programming file type为JTAG Indirect Configuration File(*.jic)JTAG简单配置文件类型

选择Configuration device为EPCS4

在File name栏键入输出文件名(mux21.jic)

slide118

选择Input files to convert栏中的Flash loader项,选择间接配置的目标器件

slide123

如果SOF文件较大,可

以转换时进行压缩

slide127

打开下载配置窗口,选择JTAG配置方式,选择简接打开下载配置窗口,选择JTAG配置方式,选择简接

配置文件(*.jic),选上Program/Configure复选框

确保下载线另一端与实验箱目标芯片的JTAG口连

接,打开实验箱电源,单击Start配置下载,在实验

箱进行硬件测试。

1 quartusii10
1、QuartusII基本设计流程
  • 原理图输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立原理图源文件(以2选一选择器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
    • 引脚锁定(重新全局编译,引脚信息才会有效)
    • 配置文件下载(JTAG、AS、JTAG间接配置)
1 quartusii11
1、QuartusII基本设计流程
  • VHDL文本输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立VHDL文本源文件(以10进制计数器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
    • 引脚锁定(重新全局编译,引脚信息才会有效)
    • 配置文件下载(JTAG、AS、JTAG间接配置)
slide131

在空白处输入VHDL语言程序,并存盘。

此例VHDL文件存盘为CNT10.vhd。

slide132

蓝色字为关键字,

绿色字为程序注释,

黑色字为程序语句

1 quartusii12
1、QuartusII基本设计流程
  • VHDL文本输入方式
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立VHDL文本源文件(以10进制计数器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
    • 引脚锁定(重新全局编译,引脚信息才会有效)
    • 配置文件下载(JTAG、AS、JTAG间接配置)
slide134

此10进制计数器为异步复位(低电平

有效),同步使能(高电平有效),带

有进位输出

1 quartusii13
1、QuartusII基本设计流程
  • 混合层次化输入设计
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立混合层次化源文件(以计数快慢可调10进制计数器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
    • 引脚锁定(重新全局编译,引脚信息才会有效)
    • 配置文件下载(JTAG、AS、JTAG间接配置)
1 quartusii14
1、QuartusII基本设计流程

混合层次化设计

混合是指设计中即有原理图又有VHDL文件

层次是指设计包含多层结构,文件之间有子父关系,层次可以2层甚至更多

顶层一般是原理图,底层则可以是原理图或VHDL文件

纯VHDL的层次化设计在后面章节中介绍

1 quartusii15
1、QuartusII基本设计流程
  • 混合层次化源文件建立
    • 复制底层原理图文件/VHDL文件至当前工程目录
    • 打开底层文件(原理图或VHDL),为其做图形符号(封装)
    • 建立顶层原理图,调用底层文件图形符号,完成设计
slide139

建立新的工程,把事先做好的文件

(cnt10.vhd mux21.bdf)复制到当前

工程目录,打开并为其建立暂行条例

符号。

slide140

打开VHDL文件

(cnt10.vhd),建立

图形符号

slide141

选择File/Create Update/

Create Symbol for Current file菜单,为当前打开文件建立图形符号

slide142

以同样的方法为其

他文件建立图形符

号(mux21.vhd)

slide143

工程目录下生成了两个扩展名为*.bsf的文件,分别与两个源文件相对应工程目录下生成了两个扩展名为*.bsf的文件,分别与两个源文件相对应

如何调用底层文件?

1 quartusii16
1、QuartusII基本设计流程
  • 混合层次化源文件建立
    • 复制底层原理图文件/VHDL文件至当前工程目录
    • 打开底层文件(原理图或VHDL),为其做图形符号(封装)
    • 建立顶层原理图,调用底层文件图形符号,完成设计
slide145

建立一个新的原理图文件(顶层),打开

元件库对话框,在Libraries列表中将多出

一个Project子项,包含了工程中用户生成

的图形(元件)符号(cnt10 mux21),

可以象一般元件一样调用用户自定义元件

slide146

顶层原理图如图设计完成,注意编译前

通过Project/Set as Top-Level Entity菜单

将其设置为顶层实体文件

1 quartusii17
1、QuartusII基本设计流程
  • 混合层次化输入设计
    • 建立工程库目录,以存放工程设计文档
    • 建立新的工程
    • 建立混合层次化源文件(以计数快慢可调10进制计数器为例)
    • 工程编译
    • 时序仿真(设置输入I,观察输出O)
    • RTL电路观察 Tool/RTL Viewer(非必要)
    • 引脚锁定(重新全局编译,引脚信息才会有效)
    • 配置文件下载(JTAG、AS、JTAG间接配置)
slide149
本讲主要内容
  • QuartusII基本设计流程

原理图输入,文本输入,混合层次化设计

  • 嵌入式逻辑分析使用

SignalTap II

slide150
2、嵌入式逻辑分析使用
  • 嵌入式逻辑分析仪?
    • 不是传统的软件仿真,而是一种硬件实时测试
    • 随设计文档一并下载到目标芯片中
    • 不影响硬件系统的正常工作(会增加系统资源)
    • 实时捕捉芯片内部指定观察信号节点处的信息
    • 捕获信息通过JTAG返回电脑中显示
slide151
2、嵌入式逻辑分析使用
  • 嵌入式逻辑分析仪使用方法
    • 新立SignalTapII文件并打开  File/New (Other Files/SignalTapII File)
    • 调入待测信号(以十进制计数器为例)
    • SignalTapII 参数设置 
      • 采样时钟、采样深度
      • 触发信号及触发方式选择
    • 保存SignalTapII文件,注意将其加入本工程(*.stp)
    • 重新编译下载
    • 启动SingalTapII进行采样分析
slide152

新建SignalTapII文件并选择 Other Files标签下的SignalTapII File项

slide154

下载管理窗口

实例管理窗口

修改实例(Instance)名

数据窗口

参数设置窗口

slide157

在数据窗口双击,打开Node Finder对话框,添加待观察节点信号

slide162
2、嵌入式逻辑分析使用
  • 嵌入式逻辑分析仪使用方法
    • 新立SignalTapII文件并打开  File/New (Other Files/SignalTapII File)
    • 调入待测信号(以十进制计数器为例)
    • SignalTapII 参数设置 
      • 采样时钟、采样深度
      • 触发信号及触发方式选择
slide163

采样时钟

采样深度

同样会打开Node Finder对话框,可以选择计数器的CLK为采样信号,组合电路需要另外添加采样信号引脚

采样深度会影响采样的精细度,但它占用芯片内部的EAB,此例设为1K

slide165

选中复选框,启用触发信号设置功能

触发信号

触发方式

同样会打开Node Finder对话框,此例选择EN使能信号为采样触发信号

slide168

其它设置选用默认参数,选择File/Save

保存SignalTapII文件,此例保存为cnt10.stp

slide170
2、嵌入式逻辑分析使用
  • 嵌入式逻辑分析仪使用方法
    • 新立SignalTapII文件并打开  File/New (Other Files/SignalTapII File)
    • 调入待测信号(以十进制计数器为例)
    • SignalTapII 参数设置 
      • 采样时钟、采样深度
      • 触发信号及触发方式选择
    • 保存SignalTapII文件,注意将其加入本工程(*.stp)
    • 重新编译下载
    • 启动SingalTapII进行采样分析
slide171
2、嵌入式逻辑分析使用

选择Assignments/

settings…菜单

slide173

如果设置不正确

重新编译后打开SignaTapII文件(cnt10.stp)

下载配置线连接好(JTAG口),打开实验箱电源

SignalTapII的下载管理窗口设置如上图

打开下载配置文件

(cnt10.sof)

slide178

鼠标右键菜单(Bus Display Format)可以选择总线信号的显示模式,上图显示方式为16进制(Hexadecimal)

slide180
2、嵌入式逻辑分析使用
  • 嵌入式逻辑分析仪使用方法
    • 新立SignalTapII文件并打开  File/New (Other Files/SignalTapII File)
    • 调入待测信号(以十进制计数器为例)
    • SignalTapII 参数设置 
    • 保存SignalTapII文件,注意将其加入本工程(*.stp)
    • 重新编译下载
    • 启动SingalTapII进行采样分析
slide181
本讲主要内容
  • QuartusII基本设计流程

原理图输入,文本输入,混合层次化设计

  • 嵌入式逻辑分析使用

SignalTap II

  • 原理图设计实例分析

2位十进制频率计

slide182
3、原理图设计实例分析

显示译码

锁存电路

  • 2位十进制频率计

时序控制电路

两位计数器

slide183
3、原理图设计实例分析

74390是双2-5计数器

  • 两位10计数器
slide184
3、原理图设计实例分析
  • 两位10计数器

两位十进制计数器仿真波形

slide185
3、原理图设计实例分析

7493是2-8计数器

  • 时序控制电路

RS触发器

多少Hz?

slide186
3、原理图设计实例分析
  • 时序控制电路

时序控制电路工作波形

slide187
3、原理图设计实例分析

显示译码

锁存电路

  • 2位十进制频率计

时序控制电路

两位计数器

slide188
3、原理图设计实例分析
  • 2位10进制频率计

频率计工作波形

slide189
本讲主要内容
  • QuartusII基本设计流程

原理图输入,文本输入,混合层次化设计

  • 嵌入式逻辑分析使用

SignalTap II

  • 原理图设计实例分析

2位十进制频率计

slide190
练习题
  • P123

5-14 5-15