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数字逻辑. 第 3 章. 教学要求. 门电路及组合逻辑电路的分析 1 ．门电路的逻辑符号及外部特性 2 ．正、负逻辑的基本概念 3 ．组合线路分析方法概述 4 ．组合线路分析 要求：了解常用 TTL 门的电路结构和工作原理。掌握组合逻辑电路的分析和设计原理，常用组合逻辑电路的逻辑分析。. 主要内容. 门电路 组合线路分析方法. 逻辑电路的分类 组合逻辑电路（ Combinational Logic Circuit ） 时序逻辑电路（ Sequential Logic Circuits ）. 组合逻辑电路 ： 由门电路组合而成的逻辑电路简

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  1. 数字逻辑 第3章

  2. 教学要求 • 门电路及组合逻辑电路的分析 1．门电路的逻辑符号及外部特性 2．正、负逻辑的基本概念 3．组合线路分析方法概述 4．组合线路分析 • 要求：了解常用TTL门的电路结构和工作原理。掌握组合逻辑电路的分析和设计原理，常用组合逻辑电路的逻辑分析。

  3. 主要内容 • 门电路 • 组合线路分析方法

  4. 逻辑电路的分类组合逻辑电路（ Combinational Logic Circuit ）时序逻辑电路（Sequential Logic Circuits） • 组合逻辑电路：由门电路组合而成的逻辑电路简 • 称组合线路。 • 时序逻辑电路：由触发器和门电路组成的具有记 • 忆能力的逻辑网络，简称时序线路。

  5. 组合逻辑电路的特点： 电路输出仅取决于当时的输入，而与过去的输入情况无关。 输入变化后很短的时间出现新的输出。 电路中没有循环反馈和时钟。 时序逻辑电路的特点： 电路输出不仅取决于当时的输入，也与过去的电路状态有关。 输入变化后新的输出出现在下一个时钟周期。 有循环反馈。

  6. 3.1 门电路的逻辑符号及外部特征 简单门电路符号、逻辑功能 简单门电路：只有单一逻辑功能的门电路，如：“或门”、“与门”、“非门” • 或门：能够实现“或”运算的逻辑电路

  7. F F ＆ A B C A B C • 与门：能够实现“与”运算的逻辑电路

  8. F F F 1 A A A • 非门：能够实现“非”运算的逻辑电路－反向器

  9. F F F ＆ A B C A B C A B C 复合门电路符号、逻辑功能 • 复合门电路是由两种或者两种以上的逻辑功能的门电路，如“与非门”、“或非门”、“异或门” • 与非门

  10. F F F ＋ ≥1 ABC A B C A B C • 或非门

  11. F F F ≥1 ＋ B1 B1 B C A A C B A1 A1 C1 C1 A1 B1 C 1 A B C • 与或非门

  12. F F A B A B • 异或门 • 三态门：导通、截止、高阻

  13. 小规模TTL集成门电路的主要外部特性参数 • 标称逻辑电平 • 开门关门电平 • 扇入扇出系数 • 平 均 时 延

  14. 3.2 正负逻辑的基本概念 正逻辑：输入、输出高电平都表示逻辑值1，低 电平表示逻辑值0，这种赋值方法称为～ 负逻辑：输入、输出高电平都表示逻辑值0，低 电平表示逻辑值1，这种赋值方法称为～ 混合逻辑：输入和输出电平分别以正和负逻辑赋 值，统称为～

  15. 3.3 组合线路分析方法概述 电路分析的目的：根据给定电路，分析该电路输出与输入之间的逻辑关系，得出电路的逻辑功能的 描述，进而评估此电路的性能，还可进一步改进电路。

  16. 给定组合线路 列写逻辑表达式 列真值表 指出线路的逻辑功能 对线路的评价与改进 组合线路分析的一般步骤

  17. 例1 分析下图所示的线路的逻辑功能 x1 x2

  18. 例2 分析下图所示的线路的逻辑功能

  19. 例3 分析下图所示的线路的逻辑功能

  20. 0 1 1 1 1 1 0 0

  21. H 3.4 组合线路分析—全加器

  22. 74LS183 全加器 1A 1∑ S X 1B 1Cn+1 1Cn Y COut Cin 1A 2∑ 用于级联时的全加器符号 1B 2Cn+1 1Cn X Y Cin Cout S 全加器的逻辑符号图:

  23. 译码器P105奇偶校验器 奇校验位形成器 奇校验码的校验器

  24. A A B F C B C ② F= AABC+BABC+CABC = ABC(A+B+C) = ABC+ABC 补充:组合线路分析举例 • 例1： • ①

  25. 例2 逻辑图 逻辑表达式 最简与或表达式

  26. 真值表 电路的逻辑功能 电路的输出Y只与输入A、B有关，而与输入C无关。A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。 用与非门实现

  27. 例3. 组合线路功能分析 (1)写出函数F的逻辑表达式 (2)将函数F化为最简与或式 (3)试用与非门画出其简化后的电路

  28. 3.5 组合线路中的竞争与险象 在实际电路中，信号的变化不是即时的，有一定的边沿时间，信号在电路中传送必定有导线上的传播时延，信号通过门电路也必定有时间延迟。

  29. 一. 组合险象的定义及其分类 1.竞争 同一信号或同时变化的某些信号，经过不同路径到达某一点时有时差，这种现象称为竞争。 2.险象 由于临界竞争的存在，当输入信号的状态改变时，输出端可能出现瞬时的非期望的干扰脉冲，这种现象称之为组合险象。

  30. 产生竞争冒险的原因：主要是门电路的延迟时间产生的。产生竞争冒险的原因：主要是门电路的延迟时间产生的。 干扰信号

  31. 组合险象的分类： 按输出是否变化：静态冒险、动态冒险 按干扰脉冲的极性：“0”型冒险、“1”型冒险 静态0险象 静态1险象 动态0险象 动态1险象

  32. a. 静态险象( Static Hazards ) 在输入信号变化时，按逻辑表达式的输出不应有 变化的情况下，实际上会在输出端产生一个“1”或“0” 的窄脉冲的情况，则称之为静态险象。 静态0险象 静态1险象

  33. 动态0险象 动态1险象 b. 动态险象 ( Ddynamic Hazards ) 在多级组合逻辑电路中，若输入的变化通过多条路 径向输出端会合时，使在输出稳定之前输出变化三次， 其间经过暂时状态01或者10，这种险象称之为动态险象。 输入变化的第一次会合只可能产生静态险象，只有 在产生了静态险象，输入变化的再一次会合，才有可能 产生动态险象。 动态险象是由静态险象引起的，它也是竞争的结果。消除了静态险象，则动态险象也不会出现。

  34. 例1F=AC+AB+AC 例2 F=(A+B)·(A+C)·(B+C) 二. 险象的判别及消除 • 代数判别法 • 若某个变量X同时以原变量和反变量的形式出现， 消去函数表达式中的其他变量（即将这些变量的各种取值组合依次代入函数表达式中），而仅保留被研究的变量X，再看函数表达式是否会变为X+X 或者X·X的形式，若会，则说明对应的逻辑电路可能产生险象。

  35. 卡诺图判别法 • 用卡诺图可以判别出 “与或”电路和“或与”电路是否存在静态险象 • 表现形式：在卡诺图中，与或式中的每个与项对应于圈1的一个卡诺圈，如果两个卡诺圈存在着部分相切，而这个相切的部分又没有被另外的卡诺圈包含，则该电路存在险象。 • 解决方法：用另一个卡诺圈覆盖相切的卡诺圈部分。

  36. 例 有圈相切，则有竞争冒险 增加冗余项， 消除竞争冒险

  37. 补充:数据选择器

  38. 数据译码器 a. 2位二进制译码器 I0，I1为输入变量,Y=Y0Y1Y2Y3为输出函数 Yi=EN*mi

  39. /1G /1Y0 /1Y1 1A /1Y2 1B /1Y3 b. 双2-4 译码器:74LS139

  40. A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 　、　为选通控制端。当G1＝1、　　　　 时，译码器处于工作状态；当G1＝0、　　　　　时，译码器处于禁止状态。 集成二进制译码器74LS138

  41. 74LS138的级联

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