第3章  计算机的基本器件
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第3章 计算机的基本器件. 下一页. 目 录. 3.1 逻辑代数与逻辑电路 3.2 组合逻辑电路 3.3 时序逻辑电路 3.4 总线缓冲器和总线控制器 3.5 时钟发生器. 上一页. 下一页. 3.1 逻辑代数与逻辑电路. 3.1.1 逻辑代数 3.1.2 基本逻辑电路. 上一页. 下一页. 3.1.1 逻辑代数.

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目 录

3.1 逻辑代数与逻辑电路

3.2 组合逻辑电路

3.3 时序逻辑电路

3.4 总线缓冲器和总线控制器

3.5 时钟发生器

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3.1 逻辑代数与逻辑电路

3.1.1 逻辑代数

3.1.2 基本逻辑电路

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3 1 1
3.1.1 逻辑代数

逻辑代数是对二值变量进行逻辑运算的代数,可以对所计算的量进行“或”、“与”、“非”等逻辑运算,它是形式逻辑的一个分支,是由英国数学家、逻辑学家乔治.布尔建立和发展起来的,所以常称为“布尔代数”(Boolean algebra)。

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3 1 11
3.1.1 逻辑代数

⒈逻辑变量与逻辑函数

⑴ 逻辑变量

逻辑代数的变量简称为逻辑变量,它是赋以逻辑属性值真或假的变量。逻辑代数是一种二值代数,逻辑变量只有0、1两种取值。只有三种最基本的运算,即逻辑加(“或”运算)、逻辑乘(“与”运算)及逻辑非(“非”运算),逻辑代数中的一切其它运算都由这三种运算构成。

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逻辑加

逻辑加又叫“或”逻辑运算,运算符号是“+”或“∨”。其运算规则是,只要A、B、C中任一为“1”时,其“或”的结果F就为“1”,只有当A、B、C都为“0”,其结果F才为“0”。

F =A∨B∨C∨…=A+B+C+…

(字母A、B、C等表示逻辑变量)

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逻辑

逻辑乘又叫“与”逻辑运算,运算符号是“·”或“∧”。其运算规则是,只有当A、B、C均为“1”时,其“与”的结果F才为“1”,否则为“0”。

F =A∧B∧C∧…=A·B·C·……

(字母A、B、C等表示逻辑变量)

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逻辑非

逻辑非也叫“非”运算,又叫逻辑求反,运算符号为“ˉ”。“非”运算的运算规则是,当A为“1”时,即为“0”;当A为“0”时,为“1”

F =

(字母A表示逻辑变量)

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3 1 12
3.1.1 逻辑代数

⒈逻辑变量与逻辑函数

⑵ 逻辑函数

逻辑代数中的函数简称为逻辑函数,它是描述逻辑变量关系的函数。

逻辑函数也是一种变量,这种变量随其它变量的变化而改变,逻辑函数可表示为

F=f(A1,A2,…,Ai,…,An)

在逻辑代数中,表示逻辑函数的方法有三种:逻辑表达式、真值表和卡诺图。

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逻辑表达式

逻辑表达式是用公式表示的函数与变量之间关系的一种方法。例如,有两个逻辑变量A和B,当它们的取值相异时,函数F的值为1,否则为0。对于这样一种函数关系,它的逻辑表达式为:

F=f(A,B)=

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真值表

真值表则是用表格表示函数与变量关系的一种方法。

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3 1 13
3.1.1 逻辑代数

⒉基本的逻辑关系式

⑴ “或”逻辑

功能定义为:

逻辑表达式为:F=A+B (有时也写成F=AVB)

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3 1 14
3.1.1 逻辑代数

⒉基本的逻辑关系式

⑴ “与 ”逻辑

功能定义为:

逻辑表达式为:F=A·B (有时也写成F=A∧ B)

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3 1 15
3.1.1 逻辑代数

⒉基本的逻辑关系式

⑴ “非 ”逻辑

功能定义为:

逻辑表达式为:

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3 1 16
3.1.1 逻辑代数

⒊逻辑代数的基本公式和常用公式

(参看教材P57~P58)

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3 1 17
3.1.1 逻辑代数

⒋逻辑表达式的化简

一个逻辑函数可以有多种不同的表达式,实现这些表达式的逻辑线路也有许多种。为了使逻辑设计简单,尽量少使用元件,把电路设计得更合理,一般都要把逻辑表达式进行化简。

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逻辑表达式化简的方法

⑴ 合并项法

⑵ 吸收法

⑶ 配项法

⑷ 消去法

(参考教材中的例子)

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⒌真值表、逻辑表达式和逻辑图

真值表是用来描述逻辑函数的值与它的逻辑变量之间关系的表格。

逻辑表达式是用逻辑运算符把逻辑变量连接在一起表示某种逻辑关系的表达式。如上面逻辑表达式化简的例子。

逻辑图是根据逻辑表达式用线段把逻辑符号连接起来,实现逻辑表达式功能的图。

对于一个函数来说,用来表述它的逻辑表达式并不是惟一的,因而实现该函数的逻辑图也不是惟一的,只有它们的真值表是惟一的。对于用不同逻辑表达式或不同逻辑图表示的函数可以用真值表来证明它们所表示的逻辑关系是否相同。

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3 1 2
3.1.2 基本逻辑电路

⒈逻辑电路和逻辑器件的概念

逻辑电路:实现逻辑函数的电路

逻辑器件:利用逻辑电路做成的计算机系统中常用的器件

计算机中常用的逻辑器件分为组合逻辑器件和时序逻辑器件两大类。

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3 1 21
3.1.2 基本逻辑电路

组合逻辑器件:如果该器件的输出状态仅和当时的输入状态有关,而与过去的输入状态无关,称为组合逻辑器件,常用的组合逻辑器件有加法器、算术逻辑运算单元、译码器、数据选择器等;

时序逻辑器件:如果逻辑器件的输出状态不但和当时的输入状态有关,而且还和电路在此以前的输入状态有关,称该器件为时序逻辑器件,时序电路内必须包含能存储信息的记忆元件——触发器,它是构成时序逻辑电路的基本电路。常用的时序逻辑器件有寄存器、计数器等 。

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3 1 22
3.1.2 基本逻辑电路

⒉基本逻辑电路

“与”、“或”、“非”三种基本逻辑运算的电路是三种基本逻辑门:“与”门、“或”门、“非”门(反相门)。把这三种基本逻辑门串联组合起来,可形成实现“与非”、“或非”、“与或非”、“异或”、“同或”等功能的与非门、或非门、与或非门、异或门、同或门(异或非门)。

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3 1 23
3.1.2 基本逻辑电路

各种逻辑门的图形符号

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根据逻辑运算的规则:“先进行与操作,后反相”或“先反相,后进行或操作”是等价的。根据逻辑运算的规则:“先进行与操作,后反相”或“先反相,后进行或操作”是等价的。

因此在数字电路中与非门和或非门常表示成下图所示的符号

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正逻辑与负逻辑根据逻辑运算的规则:“先进行与操作,后反相”或“先反相,后进行或操作”是等价的。

正逻辑:指定逻辑电路中高电平为“1”,低电平为“0”,称为正逻辑。

负逻辑:指定逻辑电路中低电平为“1”,高电平为“0”,称为负逻辑。

比如有某个逻辑电路,它具有下图所示的功能表,那么对正逻辑而言,它是个与非门,而对负逻辑来讲,它则是个或非门。也就是说,正逻辑的与非门就是负逻辑的或非门。

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3.2 根据逻辑运算的规则:“先进行与操作,后反相”或“先反相,后进行或操作”是等价的。组合逻辑电路

逻辑电路中输出状态只与当时的输入状态有关,而与过去的输入状态无关,这种逻辑电路称为组合逻辑电路。本节介绍计算机中常用的组合逻辑电路:加法器、算术逻辑单元、译码器和数据选择器。

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3.2 根据逻辑运算的规则:“先进行与操作,后反相”或“先反相,后进行或操作”是等价的。组合逻辑电路

3.2.1 加法器

3.2.2 算术逻辑单元

3.2.3 译码器

3.2.4 数据选择器

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3 2 1
3.2.1 加法器根据逻辑运算的规则:“先进行与操作,后反相”或“先反相,后进行或操作”是等价的。

有两种加法部件:半加器和全加器。

⒈半加器:不考虑低位进位输入,两数码Ai、Bi相加的电路,Ci为向高位的进位。

它的功能表、符号和逻辑图如下。

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:Si=Ai⊕Bi

Ci= Ai·Bi

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:全加器

全加器是考虑低位进位输入Ci-1的加法器

其功能表、符号和逻辑图如下:

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:全加器

从全加器的逻辑图中可以看出,一个全加器可由一个或门、两个异或门和三个与门组成,也可由两个半加器来形成。其逻辑关系为:

SI=AI⊕BI⊕CI-1 CI=AIBI+BICI-1+AICI-1

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3.n 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:位加法器

4位串行进位加法器的逻辑图如下。

n位串行进位加法器的加法时间较长,各位间的进位是串行传送的,高位全加必须等低位进位来到后才能进行,加法时间与位数有关。

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3 2 2
3.2.2 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:算术逻辑单元

算术逻辑单元简称ALU(Arithmetic Logic Unit),是一种功能较强的组合逻辑电路,是计算机的运算器中都不可缺少的重要组成部件。ALU能进行多种算术运算和逻辑运算。ALU的基本逻辑结构是超前进位加法器,它是通过改变超前进位加法器的进位发生输出和进位传送输出来获得多种运算能力的。有关ALU的功能在第四章中再介绍。

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3 2 3
3.2.3 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:译码器

译码器:是具有多个输入端和多个输出端的器件。当输入端加上某一组合信号时,对应这一组合信号的若干个输出端便有信号输出,也就是说,译码器是把输入的一种格式的代码信号译成另一种格式的信号,以实现代码所要求的操作的器件。根据使用方式的不同,译码器又称编码器或换码器。

译码器也是计算机中不可缺少的器件,主要用在控制器里的指令分析,存储器里的地址选择上。

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3 2 31
3.2.3 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:译码器

1.译码电路的设计

以设计3-8译码电路为例。要求根据输入的3位二进制数编码来选择8个输出端中的哪一个有效。设计步骤如下:

⑴确定输入输出变量。设3个输入变量为x2x1x0,8个输出变量为y7y6y5y4y3y2y1y0。

⑵给出真值表。真值表如下页所示。

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上一页 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:根据真值表画出逻辑电路图。

3-8译码器逻辑电路图

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:典型的译码器芯片

74LS138是一种常用的3-8译码器。其引脚图(a)和电路图(b)如下。

当G1端为“0”或G2端为“1”时,译码器此时输出的组合信号为全“1”。

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3 2 4
3.2.4 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:数据选择器

数据选择器MUX (Multiplexor/Selector)又称多路开关,是以“与或门”或“与或非门”为主的电路。它的作用是在选择信号的作用下,从多个输入通道中选择一个通道的数据作为输出。

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3 2 41
3.2.4 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:数据选择器

右图是4选1MUX的逻辑符号和功能表。有4个数据输入端A、B、C、D,输出端为Z(或),S1、S0为数据选择端。

该电路的逻辑函数为:

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3.3 时序逻辑电路 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:

逻辑电路中输出状态不但和当时的输入状态有关,而且还与电路在此以前的输入状态有关,这种逻辑电路称为时序逻辑电路。时序逻辑电路中必须要有能存储信息的记忆元件——触发器。本节先介绍触发器,接着介绍计算机中常用的时序逻辑电路——寄存器和计数器。

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3.3 时序逻辑电路 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:

3.3.1 触发器

3.3.2 寄存器

3.3.3 计数器

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3 3 1
3.3.1 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:触发器

触发器(flip-flop)是一种能记忆机器以前输入状态的存放二进制代码的单元电路,是构成计算机硬件系统中各种时序逻辑电路的基本电路。

分类:

按时钟控制方式来分,有电位触发、边沿触发、主-从触发等方式的触发器;

按功能来分,有R-S型、D型、J-K型等触发器。

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1. 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:R-S基本触发器

由与非门组成的触发器,其置1和置0都要0电平触发,当R一=0,S一=1时,Q一为高电平,Q为低电平,称为0状态。

R一=1, S一=0时,Q为高电平, Q一为低电平,称为1状态。

R一=1, S一=1时,触发器保持原状态不变。

R一=0, S一=0时,触发器状态不定。一般在正常工作时,不允许出现这种状态。

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2.R-S 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:同步触发器

R-S同步触发器的翻转是在同步时钟(在CP端输入)的作用下同步地进行的。可由R-S基本触发器构成。

图中表示, R一为置0端, S一为置1端,CP为时钟脉冲。Q(t)称为触发器的原态,Q(t+1)为触发器的次态。

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3.D 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:触发器

D触发器又称数据触发器。主要用来存放数据。

D触发器的逻辑符号和真值表如下。

图中RD为置0端,SD为置1端(RDSD也称异步输入端),D为同步输入端。触发器的状态由时钟脉冲到来时(前沿)D端的状态决定,当D=1时,触发器置1,当D=0时,触发器置0。这与触发器的原状态无关。

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4 j k
4.J-K 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:触发器

其逻辑符号和真值表如下:

RD为置0端,SD为置1端,K为同步置0输入端,J为同步置1输入端。

当J=0,K=0时,CP脉冲不改变触发器的状态;

当J=0,K=1时,CP脉冲使触发器置0;

当J=1,K=0时,CP脉冲使触发器置1;

当J=1,K=1时,CP脉冲使触发器翻转。

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3 3 2
3.3.2 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:寄存器

寄存器:就是计算机中用来暂时存放数据代码的器件,它可以接受需要寄存的代码,也可以将寄存的代码送出去。

寄存器是由触发器和一些控制门构成的,一个触发器可以寄存一位二进制代码,如果一个二进制数由n位组成,那么就需要有n个触发器排列起来组成一个寄存器。

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3.3.2 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:寄存器

下图是由正沿触发的D触发器组成的4位寄存器,在CP脉冲正沿作用下,外部数据才能进入寄存器。

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几种常见寄存器的组成结构 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:

⒈串行寄存器

在串行寄存器中每来一个同步脉冲CK,其内容就向QD方向移一位。

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几种常见寄存器的组成结构 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:

⒉并行寄存器:当时钟脉冲CP到来时,各触发器的输入端的数据可以被锁定至输出端以备输出的寄存器。

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芯片74 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:LS373是一种典型的并行寄存器,该芯片内含8个独立的D型触发器,故称作8D锁存器。锁存即保存数据不变的意思。

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:移位寄存器

n位移位寄存器由n个D型触发器级联组成。电路一般按以下顺序进行工作。

⑴复位:在输入端R0将负脉冲作用于D型触发器的直接复位端RD,使触发器复位。触发器的输出 Q1=Q2=Q3=…=Qn=0

⑵置入数据:将输入的串行数据逐位送至DIN端,在时钟脉冲CP的作用下,顺次输入到D型触发器中,若DIN =1,则CP脉冲将使触发器FF1置位,否则将使FF1复位,即输入数据通过CP的作用寄存在D型触发器中。

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:移位寄存器

⑶数据移位:每个上游D触发器的输出,都与下游相邻的D触发器数据输入端D相接,因此,在移位的时钟脉冲CP的作用下,寄存器中的数据将向下游的D触发器移动,移动的位数与输入的时钟脉冲数一致。

⑷数据输出:D触发器的各输出端Q,直接将移位寄存器内的数据并行输出。

上述工作过程是将串行的数据移位后并行输出。对于二进制数左移一次,相当乘2。移位寄存器也可将并行数据通过移位转换成串行输出。若将输入逻辑稍加变动,可用于双向移位(左移或右移),即移位寄存器既可用于乘法运算,又可用于除法运算。

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3 3 3
3.3.3 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:计数器

计数器是指能对输入信号进行加或减运算的装置,是由触发器和控制门所组成的基本逻辑部件。

计数器在计算机中的主要用途是累计脉冲数目、定时或作分频器使用。

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3 3 31
3.3.3 用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是:计数器

计数器的型式:

1.按构成计数器的触发器的翻转次序分类,可分为“异步计数器”和“同步计数器”。

2.按计数过程中计数器中数字的增减来分类,可分为“加法计数器”、“减法计数器”和“可逆计数器”(“加减计数器”)。

3.按计数器中数字的编码方式来分类,可分为“二进制计数器”和“十进制计数器”。

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以4位异步二进制加法计数器为例来说明计数器的工作过程。以4位异步二进制加法计数器为例来说明计数器的工作过程。

4位异步二进制加法计数器电路:

图示的D触发器是在时钟信号CP上升沿触发的,用作计数时,每一级触发器的D和Q相连,低位的Q与高位的CP端相连。

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其工作过程如下以4位异步二进制加法计数器为例来说明计数器的工作过程。

开始计数前,先在R0端输入负脉冲,使Q3、Q2、Q1、Q0为0、0、0、0,第一个计数信号CP到来时,Q0翻转为“1”,而Q0从“1”变为“0”,为负跳变,不触发下一级翻转。第二个计数信号CP到来时,Q0又翻转为“0”,而Q0从“0”变为“1”,为正跳变,并触发下一级Q1翻转为“1”。依次下去。当第十六个计数信号CP到来时,Q3、Q2、Q1、Q0都变为0、0、0、0,同时向下一级计数器(高一位)送出进位信号。

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上一页以4位异步二进制加法计数器为例来说明计数器的工作过程。

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3.4 以4位异步二进制加法计数器为例来说明计数器的工作过程。总线缓冲器和总线控制器

3.4.1 总线缓冲器

3.4.2 总线控制器

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3 4 1
3.4.1 总线缓冲器以4位异步二进制加法计数器为例来说明计数器的工作过程。

在总线传输中起数据暂存缓冲的作用。其典型芯片有74LS244和74LS245。

⑴74LS244 这是一种8位三态缓冲器,可用来进行总线的单向传输控制。其电路图和引脚图表示于图3-18中。

⑵74LS245 这是一种8位的双向传输的三态缓冲器,可用来进行总线的双向传输控制,所以也称总线收发器。其电路图和引脚图表示于图3-19中。

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图3-18 74以4位异步二进制加法计数器为例来说明计数器的工作过程。LS244的电路和引脚图

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图3-19 74以4位异步二进制加法计数器为例来说明计数器的工作过程。LS245的电路和引脚图

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3 4 2
3.4.2 以4位异步二进制加法计数器为例来说明计数器的工作过程。总线控制器

总线控制器是进行总线数据传输控制的器件。8288总线控制器是计算机系统中常用的总线控制器。

图3-20 8288总线控制器逻辑图

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3.5 以4位异步二进制加法计数器为例来说明计数器的工作过程。时钟发生器

3.5.1 时钟发生器芯片8284介绍

3.5.2 8284与CPU的连接

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3 5 1 8284
3.5.1 时钟发生器芯片8284介绍以4位异步二进制加法计数器为例来说明计数器的工作过程。

8284是双列直插的18脚集成电路芯片。

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8284 5
8284以4位异步二进制加法计数器为例来说明计数器的工作过程。产生的5种时序信号

1.主振时钟信号OSC:该信号一般用于彩色图形显示器的行扫描和移位寄存器的时钟信号。

2.系统时钟信号CLK:CLK是CPU以及计算机中所有部件使用的时钟脉冲或同步脉冲信号。

3.复位信号RESET:用于初始化CPU和复位计算机系统中的各个器件,达到启动计算机的目的。

4.PCLK信号:是由系统时钟信号CLK经2分频后得到的,用来作为定时器的时钟信号。

5.READY信号:是由8284的输入信号RDY1与AEN1或RDY2与AEN2,以及同步选择信号ASYNC决定。

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3 5 2 8284 cpu
3.5.2 8284以4位异步二进制加法计数器为例来说明计数器的工作过程。与CPU的连接

在PC/XT微型机上,就是采用8284作为时钟信号发生器的。

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说明以4位异步二进制加法计数器为例来说明计数器的工作过程。

⒈ PWR GOOD信号 该信号为计算机冷启动时,由电源经电阻R生成,用以产生RESET信号,启动8088。

⒉ DMA WAIT信号 该信号由DMA(直接存储器访问)控制器发来,只有当DMA控制器发DMA请求时,该信号才为低电平(有效)。

⒊RDY/WAIT信号该信号是由I/O CH RDY或IOR或IOW产生的,用于生成8284的READY信号。

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3 the end
第 3 章 结 束以4位异步二进制加法计数器为例来说明计数器的工作过程。The End

谢谢!!

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