第 9 章 工艺集成

1. 半导体 器件与工艺 Technology of Modern Semiconductor Devices 第9章 工艺集成

2. 集成电路将有源器件（如三极管）和无源器件（如电阻，电容和电感）在一个单晶半导体衬底上形成，并通过金属化连线将它们连接起来集成电路将有源器件（如三极管）和无源器件（如电阻，电容和电感）在一个单晶半导体衬底上形成，并通过金属化连线将它们连接起来 • 集成电路有诸多优点： • 由于集成电路采用多层金属连线，本质上减小了整体连线长度，所以也减小了互连线的寄生效应； • 集成电路芯片上的晶体管能够紧密排列在一起，充分利用了面积； • 连线焊接既耗时又容易产生错误，所以集成电路还可以显著降低工艺费用。

3. 本章将包括以下的内容： • IC电路中电阻、电容和电感的设计和制作 • 标准双极型晶体管以及先进的双极型器件的工艺序列 • MOSFET的工艺序列，重点介绍CMOS和存储器 • 高性能MESFET和单片微波集成电路的工艺序列 • 微电子学在未来的挑战，包括超薄结、超薄氧化层、新的互连材料、低功耗及隔离技术 • 由各相异性刻蚀、Sacrificial刻蚀及LIGA（光刻，电镀和铸模）工艺形成的微机电系统

4. 集成电路制作流程图

5. 集成电路制作流程图 • 具有确定电阻率和晶向的抛光晶片作为初始材料 • 膜的形成步骤包括热生长的氧化膜（第三章）和淀积多晶硅、介质膜和金属膜（第八章）。 • 膜形成后通常是光刻（第四章）或掺杂（第六章和第七章）。 • 光刻后就是刻蚀（第五章），然后通常是又一次掺杂或膜的形成。 • 最后的集成电路是将每一块掩模上的图形按照顺序一层一层地转移到半导体晶片表面。 

6. 制作工艺完成以后，每块晶片都包含有数百个相同的矩形芯片，每边典型的尺寸是1～20毫米，如图9.2（a）所示。芯片分离采用金刚石或者用激光切割，图9.2（b）是被分离后的芯片。图9.2（c）给出的是单个MOSFET和单个双极型晶体管的俯视示意图，显示了芯片中器件的相对尺寸大小。芯片分割之前，每块芯片都需要进行电性能测试（见第十章）。有缺陷的芯片通常用黑墨水作上标记。筛选出的合格芯片还要进行封装，才能在适当的温度、电及互连环境下应用于电子系统制作工艺完成以后，每块晶片都包含有数百个相同的矩形芯片，每边典型的尺寸是1～20毫米，如图9.2（a）所示。芯片分离采用金刚石或者用激光切割，图9.2（b）是被分离后的芯片。图9.2（c）给出的是单个MOSFET和单个双极型晶体管的俯视示意图，显示了芯片中器件的相对尺寸大小。芯片分割之前，每块芯片都需要进行电性能测试（见第十章）。有缺陷的芯片通常用黑墨水作上标记。筛选出的合格芯片还要进行封装，才能在适当的温度、电及互连环境下应用于电子系统

7. 9.1无源单元 • 为了在IC中形成一个电阻，可以在硅衬底上淀积一个电阻层，然后在该层上进行光刻和刻蚀。也可以在硅衬底上热生长的二氧化硅层上开出一个窗口，然后注入（或者扩散）与衬底类型相反的杂质。 集成电路的电阻（在大的方块面积中，所有线条的宽度W相同，所有的接触孔大小相同）

8. p型材料的薄层平行于表面深度x处，厚度为dx，电导的微分dG是p型材料的薄层平行于表面深度x处，厚度为dx，电导的微分dG是 (1) 式中，W是条的宽度，L是条的长度（忽略末端接触孔面积），μp是空穴的迁移率，p(x)是掺杂浓度。 整个条形注入区总电导由下式给出 （2） 其中xj是结深。如果知道迁移率μp（它是空穴浓度的函数）和掺杂浓度p(x) 的值，整个电导就可以从公式（2）估算出来。

9. 习惯上将电阻划分为两个部分：方块电阻，由注入（扩散）工艺决定；L/W的比率，由图形的尺寸决定。一旦R□已知，电阻值就由L/W的比率来决定，或者电阻图形中的方块数量来决定（每个方块的面积为W×W）。对整个电阻而言，末端的接触孔面积将引入附加的电阻。如图9.3中，每个末端接触孔面积近似为单位面积的0.65倍。对于折线形电阻，在拐弯处电场线没有均匀穿过电阻的宽度，而是向内侧聚集。所以，拐弯处方块贡献的电阻就不是一个严格的方块，而是0.65个方块。习惯上将电阻划分为两个部分：方块电阻，由注入（扩散）工艺决定；L/W的比率，由图形的尺寸决定。一旦R□已知，电阻值就由L/W的比率来决定，或者电阻图形中的方块数量来决定（每个方块的面积为W×W）。对整个电阻而言，末端的接触孔面积将引入附加的电阻。如图9.3中，每个末端接触孔面积近似为单位面积的0.65倍。对于折线形电阻，在拐弯处电场线没有均匀穿过电阻的宽度，而是向内侧聚集。所以，拐弯处方块贡献的电阻就不是一个严格的方块，而是0.65个方块。

10. 例1 计算图9.3中长90μm，宽10μm的条形电阻值，方块电阻是1kΩ/□。 解:  电阻由9个方块组成，两个接触孔相当于1.3个方块，则 （9+1.3） × 1kΩ/□ ＝ 10.3kΩ 9.1.2集成电路的电容 在集成电路中基本上采用两种电容：MOS电容和p-n结电容。

11. 例2 • 下面情况下，计算4μm2面积的MOS电容介质存储的电荷是多少？电子的数量是多少？（a）10nm厚的SiO2；（b)5nm厚的Ta2O5。两种情况下的电压都是5V。 9.1.3 集成电路的电感 集成电路的电感广泛应用于基于Ⅲ-Ⅴ族元素的单片微波集成电路（MMICs）中。随着硅器件速度的不断增加和多层互连技术的不断进步，在无线频率及更高的频段使用上，集成电路电感开始获得越来越多的关注。多种电感都可以用IC工艺制造。大多数流行的方法是薄膜螺旋电感。

12. 集成电路的电感 • 为制作螺旋电感，先在硅衬底上热生长或者淀积一层厚氧化物，然后淀积第一层金属，形成电感的一个端子。接下来再在该金属层上淀积一层介质，通过光刻和刻蚀在氧化物上确定出一个过孔，接着淀积第二层金属，这样过孔被填充。最后，在第二层金属上光刻并刻蚀出螺旋图形作为电感的第二个端子。 • 为了评估电感，品质因子Q是一个重要的数字，它的表达式为Lω/R。 • 可以改进品质因子Q的值。第一个是使用低介质常数（<3.9）的材料来减小Cp。另一个方法是采用厚金属膜或低电阻率金属（如铜、金来代替铝）来减小R1。第三个方法是用绝缘衬底（如硅上用蓝宝石、玻璃以及石英）来减小Rsub。

14. 集成电感 • 计算集成电路的电感会比计算其电容和电阻更困难。因此给出了一个简单公式，用于估算方形平面螺旋状电感的大小： •  L≈μ0n2r≈1.2×10-6n2r（6） • 这里μ0是真空中的磁导率（4π×10-7H/m ），L的单位是亨利，n是匝数，r是螺旋的半径。 • 例3 对于10nH的集成电路电感，如果匝数为20，求所需的半径为多大？

15. 9.2双极型工艺 与分立晶体管相比，集成电路中双极型晶体管的主要差别是所有的电极接触都是位于IC晶片表面的上部，并且每个晶体管与其他器件都必须是电学隔离的，以防止不同器件之间发生相互干扰。 1970年以前，横向和垂直隔离都是由p-n结来提供的，如图9.6（a）所示，相对于n型集电极，横向p隔离区始终保持反偏。 1971年，热氧化物被用于横向侧壁隔离，由于基极和集电极都靠近隔离区，所以有效地缩小了器件尺寸，如图9.6（b）所示。 在20世纪70年代中期，发射极延伸到氧化物的壁上，导致面积更加减小，如图9.6（c）所示。 目前，所有的横向和垂直尺寸都已经按比例减小，发射条的宽度也已在亚微米量级，如图9.6（d）所示。

16. 双极型晶体管水平和垂直方向上尺寸的减小

17. 由于n-p-n型晶体管基区少子（电子）的高迁移率，导致了器件的速度特性比p-n-p型晶体管要好，因此，在集成电路中，绝大部分的双极晶体管都是n-p-n型。由于n-p-n型晶体管基区少子（电子）的高迁移率，导致了器件的速度特性比p-n-p型晶体管要好，因此，在集成电路中，绝大部分的双极晶体管都是n-p-n型。 9.2.1 基本制造工艺 氧化物隔离双极晶体管透视图

18. 基本制造工艺 • 对于一个n-p-n双极型晶体管，初始材料是p型衬底、轻掺杂（ 1×1015cm-3）、<111>或者<100>晶向的抛光晶片。对MOS器件而言，由于在半导体内部形成结，对晶向的选择不是很重要. • 工艺过程 第一步是形成埋层，这层的主要目的是为了获得最小的集电极串联电阻。在晶片上热生长一层厚氧化物（0.5～1μm），并在这层氧化物上开一个窗口。向这个窗口处注入大量的可精确控制的低能量砷离子（～30kev，～1015cm－2）作为预淀积。接下来进行高温（～1100℃）再分布形成n+埋层，其典型的方块电阻大约是20Ω/□。

19. 第二步是淀积n型外延层 在去除表面氧化物后，晶片放入外延反应炉进行外延生长。外延层厚度和掺杂浓度由器件的最终用途来确定。模拟电路（用于放大，有较高电压）需要更厚的外延层（～10μm）和较低的掺杂浓度（～5×1015cm-3）；而数字电路（用于开关，所需电压较低）则需要薄一些的外延层（～3μm）和较高的掺杂浓度（～2×1016cm-3）。

20. 在外延层上先热生长一层薄的氧化物（～50nm），接着是氮化硅淀积（～100nm）。如果没有薄氧化物作垫层，直接将氮淀积到硅上，在后面的高温处理过程中氮会对硅表面造成损伤。接下来用光刻胶作掩模，将氮化硅层和大约一半的外延层刻蚀掉，如图9.8（c）和（d）所示。最后，将硼离子注入到已经暴露的硅区域，如图9.8（d）所示。在外延层上先热生长一层薄的氧化物（～50nm），接着是氮化硅淀积（～100nm）。如果没有薄氧化物作垫层，直接将氮淀积到硅上，在后面的高温处理过程中氮会对硅表面造成损伤。接下来用光刻胶作掩模，将氮化硅层和大约一半的外延层刻蚀掉，如图9.8（c）和（d）所示。最后，将硼离子注入到已经暴露的硅区域，如图9.8（d）所示。 第三步是形成横向氧化物隔离区域

22. 由于氮化物层具有很低的氧化速率，则仅仅在没有氮保护的地方生长出较厚的氧化物。隔离氧化物生长的厚度应能够保证它的顶面与原来的硅表面大致在一个平行平面上，以使得表面平滑。这个氧化隔离工艺被称为局部硅氧化。由于氮化物层具有很低的氧化速率，则仅仅在没有氮保护的地方生长出较厚的氧化物。隔离氧化物生长的厚度应能够保证它的顶面与原来的硅表面大致在一个平行平面上，以使得表面平滑。这个氧化隔离工艺被称为局部硅氧化。 由于分凝作用，大多数注入的硼离子被推进到隔离氧化物下面形成p+层。由于高浓度的p型半导体可以防止表面反型和消除相邻埋层之间可能的高传导路径（或沟道），所以这个p+层称作沟道阻挡层（chanstop）。

23. 第四步是形成基区 用光刻胶作掩模保护器件的右半部分。注入硼离子（～1×1012cm-2）形成基区（图9.9（b））。

24. 另一次光刻工艺去除除了基区中央附近的一小块薄氧化物衬垫以外（图9.9（c））所有的薄氧化层。另一次光刻工艺去除除了基区中央附近的一小块薄氧化物衬垫以外（图9.9（c））所有的薄氧化层。

25. 第五步是形成发射极区域。 用光刻胶掩模将基区欧姆接触区域保护起来。接着低能量、高剂量的砷（～1×1016cm-2）注入形成n+发射极和n+集电极欧姆接触区域。去除光刻胶，最后的金属化步骤形成基极、发射极和集电极的欧姆接触，

26. 在这个基本的双极工艺中，有六次形成膜层的操作、六次光刻操作、四次离子注入、四次刻蚀操作，每个操作必须精确控制和监控，任何一次操作的失败都会造成晶片的报废。在这个基本的双极工艺中，有六次形成膜层的操作、六次光刻操作、四次离子注入、四次刻蚀操作，每个操作必须精确控制和监控，任何一次操作的失败都会造成晶片的报废。 在图9.10中可以看到一个晶体管完整的掺杂分布（沿垂直于表面且经过发射区、基区和集电区的坐标）。在发射区，掺杂分布很陡峻，因为砷的浓度依赖于它的扩散速率。基区掺杂曲线在发射区的下面，相应于有限源扩散，可以用高斯分布来近似。对于一个典型的开关晶体管而言，集电区掺杂大概就是外延掺杂的水平（～2×1016cm-3）。而且在较深的地方，由于埋层的外扩散，集电区的掺杂浓度还在增加。

27. 基区掺杂曲线在发射区的下面，相应于有限源扩散，可以用高斯分布来近似。基区掺杂曲线在发射区的下面，相应于有限源扩散，可以用高斯分布来近似。 n-p-n晶体管掺杂分布

28. 9.2.2 介质隔离 对于双极型晶体管，早先描述的隔离方案是将器件通过其周围的氧化层与其他器件隔离，并通过n+p结（埋层）将它与公共衬底隔离。在高压应用中，一种不同的方法可以被用来形成一个绝缘槽（tub），隔离出很多小型单晶半导体，称之为介质隔离。在这种方法中，器件被一层绝缘层将它从衬底和四周都隔离出来。 介质隔离的工艺序列 在晶向为<100>的n型硅衬底上，用高能量的氧离子注入形成一个氧化层（图9.11（a））。接着，晶片进行高温退火处理，以便注入的氧和硅反应形成氧化层。由注入造成的损伤也在这个退火中得到了消除（图9.11（b））。 该步骤完成以后，得到了一个由氧化物完全隔离的n型硅层（SOI层,silicon-on-insulator）。这个工艺称为注氧隔离（SIMOX，separation by implanted oxygen）。

30. 由于顶层的硅很薄，很容易由LOCOS工艺（图9.8（c））形成隔离区域，或者通过刻蚀一个沟槽（图9.11（c）），并用氧化物回填（图9.11（d）），形成隔离区域。其他的工艺（即形成p型基区，n+发射区和n型集电区等）基本与图9.8（c）和图9.9描述的一样。由于顶层的硅很薄，很容易由LOCOS工艺（图9.8（c））形成隔离区域，或者通过刻蚀一个沟槽（图9.11（c）），并用氧化物回填（图9.11（d）），形成隔离区域。其他的工艺（即形成p型基区，n+发射区和n型集电区等）基本与图9.8（c）和图9.9描述的一样。 这种技术的主要优点是发射极和集电极之间的击穿电压很高，可以达到数百伏。该方法也和现代的CMOS工艺兼容

31. 9.2.3 自对准双多晶硅双极型结构 图9.9（c）所示的工艺需要另外一个光刻步骤来确定一个氧化物区域，使得基区和发射区欧姆接触部位分开，这会导致在隔离边界内有很大的无用的器件面积。它不仅增加寄生电容，而且增加了电阻，降低了晶体管的性能。减小这些因素影响最有效的方法是采用自对准结构。 最广泛使用的自对准结构，是采用多晶硅回填沟槽提供的双多晶硅结构的先进隔离技术，如图9.12所示。

32. 先进沟槽隔离的自对准双多晶硅双极型晶体管截面图先进沟槽隔离的自对准双多晶硅双极型晶体管截面图

33. 晶体管建在一个n 型外延层上。采用反应离子刻蚀，穿过p-衬底上的n+亚集电区，腐蚀一个深度大约5μm的沟槽。然后，热生长一层薄氧化层作为掩蔽，用来在沟槽底部阻挡硼的注入。接着，采用未掺杂的多晶硅回填沟槽，并用一层厚的平坦的场氧化层覆盖。

34. 随后，淀积第一层多晶硅，并采用硼重掺杂。p+多晶硅层（称之为多晶硅层1）将作为一个固相扩散源，以形成非本征基区和基区电极。这一层多晶硅将用化学气相淀积的氧化物和氮化物覆盖，如图9.13（a）所示。随后，淀积第一层多晶硅，并采用硼重掺杂。p+多晶硅层（称之为多晶硅层1）将作为一个固相扩散源，以形成非本征基区和基区电极。这一层多晶硅将用化学气相淀积的氧化物和氮化物覆盖，如图9.13（a）所示。

35. 发射极掩模用来确定发射区图形，采用干法刻蚀工艺在CVD淀积的膜层和多晶硅层1上开一个窗口，如图9.13（b）所示发射极掩模用来确定发射区图形，采用干法刻蚀工艺在CVD淀积的膜层和多晶硅层1上开一个窗口，如图9.13（b）所示

36. 采用热生长法生长氧化物覆盖被刻蚀的结构。同时，在重掺杂多晶硅1的垂直侧壁上，也生长了一个相对较厚的氧化层（大约0.1～0.4μm），这层氧化物的厚度确定了基区和发射区接触孔边缘之间的间距。在热氧化生长过程中，随着硼从多晶硅层1向衬底的外扩散，也形成了非本征p+基区，如图9.13（c）所示。由于硼在垂直扩散时也发生侧壁扩散，非本征基区将能够与在发射极接触孔下面的后来形成的本征基区相连通。采用热生长法生长氧化物覆盖被刻蚀的结构。同时，在重掺杂多晶硅1的垂直侧壁上，也生长了一个相对较厚的氧化层（大约0.1～0.4μm），这层氧化物的厚度确定了基区和发射区接触孔边缘之间的间距。在热氧化生长过程中，随着硼从多晶硅层1向衬底的外扩散，也形成了非本征p+基区，如图9.13（c）所示。由于硼在垂直扩散时也发生侧壁扩散，非本征基区将能够与在发射极接触孔下面的后来形成的本征基区相连通。

37. 氧化生长结束后，采用硼离子注入形成本征基区，如图9.13（d）所示。这个步骤自对准了本征基区和非本征基区。氧化生长结束后，采用硼离子注入形成本征基区，如图9.13（d）所示。这个步骤自对准了本征基区和非本征基区。

38. 去除接触孔上的氧化层并清洗后，淀积第二层多晶硅，并注入砷或者磷。这个n+多晶硅层（称为多晶硅层2）用作固态扩散源，以形成发射区和发射极。通过多晶硅层2的杂质外扩散，形成一个浅的发射区。对基区和发射区外扩散进行快速热退火，以促进浅的发射极－基极结和集电极－基极结的成形。最后，淀积铂（Pt）膜层，并进行烧结，以在n+多晶硅发射区和p+多晶硅基区接触孔上形成硅化铂（PtSi）膜，如图9.13（e）所示。去除接触孔上的氧化层并清洗后，淀积第二层多晶硅，并注入砷或者磷。这个n+多晶硅层（称为多晶硅层2）用作固态扩散源，以形成发射区和发射极。通过多晶硅层2的杂质外扩散，形成一个浅的发射区。对基区和发射区外扩散进行快速热退火，以促进浅的发射极－基极结和集电极－基极结的成形。最后，淀积铂（Pt）膜层，并进行烧结，以在n+多晶硅发射区和p+多晶硅基区接触孔上形成硅化铂（PtSi）膜，如图9.13（e）所示。

39. 9.3 MOSFET技术 目前，MOSFET是ULSI电路中最主要的器件，因为和其他器件相比较，它的尺寸可以按比例缩至更小。MOSFET主要技术是CMOS（互补MOSFET）技术，这种技术能够在同一块芯片上提供n沟道和p沟道器件（分别称为NMOS和PMOS）。CMOS技术对ULSI电路有特别的吸引力，因为在所有的IC技术中它的功耗最低。 20世纪70年代早期时，栅长是7.5μm，相应器件的面积大约是6000μm2。随着器件的等比例缩小，器件的面积显著降低。对于栅长为0.5μm的MOSFET器件，它的面积缩小为不到早期器件面积的1％。器件的最小化进程还会继续下去。到21世纪初，栅长将可能减小到不足0.1μm。MOSFET器件未来的发展趋势将在9.7节简要讨论。

40. MOSFET的面积随着栅长（最小特征尺寸）的减小而减小MOSFET的面积随着栅长（最小特征尺寸）的减小而减小

41. 9.3.1 基本的制造工艺 图9.15给出了一个金属化之前的n沟道MOSFET的三维透视图。顶层是掺磷的二氧化硅（磷硅玻璃），它既被用作多晶硅栅与金属连线之间的绝缘物，同时也作为可动离子的吸杂层（gettering layer）。比较图9.15和图9.7的双极晶体管，可以看出MOSFET的基本结构更简单。尽管两者都采用了横向氧化物隔离，但在MOSFET中不需要垂直方向的隔离，而在双极型晶体管中还需要埋层n+-p结。MOSFET的掺杂分布也比双极型晶体管简单，并且对掺杂分布的控制也显得不是特别重要。

42. 制作一个n沟道的MOSFET（NMOS），初始材料为轻掺杂（约1×1015cm-3）、晶向<100>的p型抛光晶片。晶向<100>优于<111>，主要是由于其界面陷阱密度大约是后者的1/10。第一步是采用LOCOS技术形成氧化隔离区域，这个工艺序列类似于双极型晶体管。热生长一层薄的垫层氧化物（约35nm），接着淀积一层氮化硅（约150nm），如图9.16（a）所示制作一个n沟道的MOSFET（NMOS），初始材料为轻掺杂（约1×1015cm-3）、晶向<100>的p型抛光晶片。晶向<100>优于<111>，主要是由于其界面陷阱密度大约是后者的1/10。第一步是采用LOCOS技术形成氧化隔离区域，这个工艺序列类似于双极型晶体管。热生长一层薄的垫层氧化物（约35nm），接着淀积一层氮化硅（约150nm），如图9.16（a）所示

43. 有源器件区域由光刻胶掩模和硼沟道阻挡层来确定，并通过复合的氮化硅-氧化物层进行注入（图9.16（b））。通过刻蚀去除没有覆盖光刻胶的氮化物，再去除光刻胶后，将晶片放置在氧化炉中，在去除氮化硅的区域生长一氧化层（称为场氧化），再注入硼离子。场氧化层的典型厚度是0.5～1μm。有源器件区域由光刻胶掩模和硼沟道阻挡层来确定，并通过复合的氮化硅-氧化物层进行注入（图9.16（b））。通过刻蚀去除没有覆盖光刻胶的氮化物，再去除光刻胶后，将晶片放置在氧化炉中，在去除氮化硅的区域生长一氧化层（称为场氧化），再注入硼离子。场氧化层的典型厚度是0.5～1μm。

44. 第二步是生长栅氧化层和调整阈值电压。先去除有源器件区域上的氮化硅-氧化层的复合物，再生长一层薄的栅氧化层（小于10nm）。对于增强模式的n沟道器件，在沟道区域注入硼离子（图9.16（c）），以增加预定的阈值电压（如+0.5V）。对于耗尽模式的n沟道器件，在沟道区域注入砷离子，以减小阈值电压（如-0.5V）。第二步是生长栅氧化层和调整阈值电压。先去除有源器件区域上的氮化硅-氧化层的复合物，再生长一层薄的栅氧化层（小于10nm）。对于增强模式的n沟道器件，在沟道区域注入硼离子（图9.16（c）），以增加预定的阈值电压（如+0.5V）。对于耗尽模式的n沟道器件，在沟道区域注入砷离子，以减小阈值电压（如-0.5V）。

45. 第三步形成栅。淀积多晶硅，并且通过扩散或注入磷来重掺杂，使其典型的方块电阻为20～30Ω/□。对栅长大于3μm的MOSFET，这个阻值是合适的。对较小尺寸的器件，可采用多晶硅化物（polycide）作为栅极，其方块电阻可以减小到约1Ω/□。多晶硅化物是金属硅化物和多晶硅的复合物，如钨的多晶硅化物（W－polycide）等第三步形成栅。淀积多晶硅，并且通过扩散或注入磷来重掺杂，使其典型的方块电阻为20～30Ω/□。对栅长大于3μm的MOSFET，这个阻值是合适的。对较小尺寸的器件，可采用多晶硅化物（polycide）作为栅极，其方块电阻可以减小到约1Ω/□。多晶硅化物是金属硅化物和多晶硅的复合物，如钨的多晶硅化物（W－polycide）等

46. 第四步是形成源和漏。在栅极图形完成后（图9.16（d）），可以用栅极作为砷注入的掩模（～30keV，～5×1015cm-2），以形成源和漏（图9.17（a））。源和漏相对于栅极而言，也具有自对准效应。此步骤中，由于注入离子的横向扩散造成栅的重叠（对30keV的砷，б⊥仅为5nm）。如果在后续工艺中采用低温工艺保证横向扩散最小化，则寄生的栅源和栅漏耦合电容比栅沟道电容要小得多。第四步是形成源和漏。在栅极图形完成后（图9.16（d）），可以用栅极作为砷注入的掩模（～30keV，～5×1015cm-2），以形成源和漏（图9.17（a））。源和漏相对于栅极而言，也具有自对准效应。此步骤中，由于注入离子的横向扩散造成栅的重叠（对30keV的砷，б⊥仅为5nm）。如果在后续工艺中采用低温工艺保证横向扩散最小化，则寄生的栅源和栅漏耦合电容比栅沟道电容要小得多。

47. 最后一步是金属化。在整个晶片上淀积一层掺磷的氧化物（磷硅玻璃），接着加热晶片，对其表面作平坦化处理（图9.17（b））。确定接触孔窗口，刻蚀磷硅玻璃。淀积金属层（如铝），并刻出所需图形。最后一步是金属化。在整个晶片上淀积一层掺磷的氧化物（磷硅玻璃），接着加热晶片，对其表面作平坦化处理（图9.17（b））。确定接触孔窗口，刻蚀磷硅玻璃。淀积金属层（如铝），并刻出所需图形。

50. 例4 一个MOSFET器件，其栅氧化层厚度为5nm，试计算其栅漏电压能够承受的最大值是多少？假设氧化物的击穿电压8MV/cm，衬底电压为0。 解  8×106×5×10-7=4V