Chapter 7 โพรเซสเซอร์แบบไปป์ลายน์และซุปเปอร์สเกลาร์ Pipeline and Superscalar processor

2. Chapter 7โพรเซสเซอร์แบบไปป์ลายน์และซุปเปอร์สเกลาร์Pipeline and Superscalar processor

3. เนื้อหา ทฤษฏีและหลักการของไปป์ลายน์ ปัญหาที่เกิดขึ้นกับเทคนิคไปป์ลายน์ ทฤษฏีและหลักการของซุปเปอร์สเกลาร์ ตัวอย่างโพรเซสเซอร์ที่ใช้เทคนิคไปป์ลายน์ ตัวอย่างโพรเซสเซอร์ที่ใช้เทคนิคซุปเปอร์สเกลาร์ หลักการทำงานของ Out-of-order execution Out-of-order execution กับเทคนิคไปป์ลายน์ Out-of-order execution กับเทคนิคซุปเปอร์สเกลาร์ Out-of-order execution ในไมโครโพรเซสเซอร์ตระกูลต่างๆ

4. Pipeline กับ ร้านซักรีด • กรรมวิธีซักรีดมี 4 ขั้นตอนดังนี้ • 1. ซัก 15 นาที • 2. ปั่นแห้ง 15 นาที • 3. รีดผ้า 15 นาที • 4. ส่งผ้า 15 นาที

5. Pipeline กับ ร้านซักรีด

6. Pipeline กับ ร้านซักรีด

7. ข้อดี-ข้อเสียของไปป์ลายน์ข้อดี-ข้อเสียของไปป์ลายน์ • ข้อดี • งานเสร็จเร็วขึ้น • ข้อเสีย • ต้องใช้ทรัพยากรในระบบมากขึ้น

8. Pipeline กับโพรเซสเซอร์ • โพรเซสเซอร์ที่เราเรียนมาในบทที่ 3 ใช้เวลาในการทำงานหลาย clock ต่อ 1 คำสั่ง • เทคนิคไปป์ลายน์ ใช้เพื่อลดจำนวนคล๊อกต่อ 1 คำสั่งลงเหลือแค่ 1 clock ต่อ 1 คำสั่ง

9. Instruction Execution • Step Action • 1 PCout, MARin, Read, Select4, Add, Zin • 2 Zout, PCin, Yin, WMFC • 3 MDRout, IRin • 4 Offset-field-of-IRout, ADD, Zin, if N=0 then End • 5 Zout, PCin, End 5 steps require 5 clock cycles to complete operation

10. Processor Execution • Divide operations of processor into 4 steps • 1. Fetch • 2. Decode • 3. Execute • 4. WriteBack

11. 4-stage pipeline processor

12. Flow of Instructions through pipeline

13. Flow of Instructions through pipeline

14. Flow of Instructions through pipeline

15. Flow of Instructions through pipeline

16. Flow of Instructions through pipeline

17. Flow of Instructions through pipeline

18. Flow of Instructions through pipeline

19. Flow of Instructions through pipeline

20. Flow of Instructions through pipeline

21. Flow of Instructions through pipeline

22. Number of pipeline stages

23. 4-stage pipeline

24. 2-stage pipeline

25. Problem of pipelining technique • Pipeline Hazard • Structural Hazard • Data hazard

26. Structural hazard • Memory does not allow read program and data simultaneously • Solution : Using Harvard architecture

27. Harvard architecture

28. Data hazard

29. Data hazard: operand forwarding

30. Pentium4 pipeline • 20 stages

31. Datapath of the Pipelined-8051 Microprocessor

32. Flow of Instructions through pipeline

33. Flow of DIV AB instruction through pipeline

34. Superscalar

35. Superscalar

36. Pentium architecture

37. Superscalar VS VLIW • Superscalar • Hardware detects potential parallelism between instructions • Hardware tries to issue as many instructions as possible in parallel. • The more execution unit, the more speed without recompilation • Hardware dispatch unit is Very complex • VLIW • Instruction level parallelism • The more execution unit, the more speed needs recompilation • Very simple hardware dispatch unit

38. What is out-of-order execution • OOO stands for Out-Of-Order execution • OOO is the way that the processor can execute instructions in any order that does not change the result of program • OOO provides much better performance than in-order execution

39. Execution time of in-order execution From paper titled “Cheap Out-of-Order Execution using Delayed Issue”, J.P. Grossman

40. Execution of program in a pipelined CPU

41. Execution of program in a pipelined CPU

42. Execution of program in a pipelined CPU

43. Execution of program in a pipelined CPU

44. Execution of program in a pipelined CPU

45. Execution of program in a pipelined CPU

46. Execution of program in a pipelined CPU

47. Execution of program in a pipelined CPU

48. Execution of program in a pipelined CPU 9 clock cycles 4 instructions

49. Assume the CPU can fetch multiple instructions a time

50. Out-of-order executionin a pipelined CPU 7 clock cycles 4 instructions