1 장 . 디지털 논리 회로

1. 1장. 디지털 논리 회로 • 다루는 내용 • 논리 게이트 • 부울 대수 • 조합 논리회로 • 순차 논리회로

2. Section 01 논리 게이트 • 디지털 컴퓨터에서 모든 정보는 ‘0’ 또는 ‘1’을 사용하여 표현 • 게이트(gate) • ‘0’, ‘1’의 이진 정보를 처리하는 논리회로 • 여러 종류가 존재 • 동작은 부울 대수를 이용하여 표현 • 입력과 출력의 관계는 진리표로 표시

3. AND 게이트 • 모든 입력이 1인 경우에만 1을 출력 • AND 게이트 기호와 진리표 • AND 게이트의 대수적 표현

4. OR 게이트 • 입력 중 최소한 한 개 이상의 입력이 ‘1’을 갖는 경우 1을 출력 • OR 게이트 기호와 진리표 • OR 게이트의 대수적 표현

5. NOT 게이트 • 입력에 대하여 반대 논리를 출력 • NOT 게이트 기호와 진리표 • NOT 게이트의 대수적 표현

6. XOR 게이트 • 두 입력이 서로 반대되는 조건인 경우 1을 출력 • XOR 게이트 기호와 진리표 • XOR 게이트의 대수적 표현

7. NAND 게이트 • AND와 NOT 게이트의 결합형태로 AND 게이트와 반대로 동작한다. • NAND 게이트 기호와 진리표 • NAND 게이트의 대수적 표현

8. NOR 게이트 • OR와 NOT 게이트의 결합형태로 OR 게이트와 반대로 동작 • NOR 게이트 기호와 진리표 • NOR 게이트의 대수적 표현

9. NXOR 게이트 • XOR와 NOT 게이트의 결합형태로 XOR 게이트와 반대로 동작 • NXOR 게이트 기호와 진리표 • NXOR 게이트의 대수적 표현

10. 유니버셜 게이트 (Universal Gate) • NAND와 NOR 게이트를 유니버셜 게이트라 한다. • 모든 게이트의 구성이 가능 • AND 게이트

11. 유니버셜 게이트 (Universal Gate) • OR 게이트 • NOT 게이트

12. Section 02 부울 대수 (Boolean Algebra) • 논리 회로의 형태와 구조를 기술하는데 필요한 수학적인 이론 • 부울 대수를 사용하면 변수들의 진리표 관계를 대수식으로 표현하기에 용이 • 동일한 성능을 갖는 더 간단한 회로를 만들기에 편리하다.

13. 부울 대수의 기본 법칙 • 교환법칙(commutative Law) • 결합법칙(Associative Law) • 분배법칙(Distributive Law) • 다중부정

14. 교환법칙(commutative Law) A·B = B·A A + B = B + A

15. 결합법칙(Associative Law) A·(B·C) = (A·B)·C (A+B)+C = A+(B+C)

16. 분배법칙(Distributive Law) A·(B+C) = A·B + A·C

17. 다중부정

18. 부울 대수의 기본 법칙

19. 드모르강의 정리

20. Section 03 조합논리회로 (Combinational logic circuit) • 입력과 출력을 가진 논리 게이트의 집합 • 출력은 현재의 입력에 의해 결정 • 순차 논리회로와 비교해 기억 능력이 없다 • 가산기, 감산기, 멀티플렉서, 디멀티플렉서가 대표적인 조합 논리회로이다.

21. 가산기(Adder) • 두 개 이상의 입력을 이용하여 이들의 합을 출력하도록 하는 조합 논리회로이다. • 반가산기(Half Adder) • 두 개의 입력과 출력 합(Sum)과 올림수(Carry)가 사용 • 반가산기의 계산법과 진리표 [그림 2-3] 반가산기 [표 2-1] 반가산기의 진리표

22. 반가산기(Half Adder) • 올림수와 합에 대한 부울 대수식 • 반가산기의 논리 회로 [그림 2-4] 반가산기의 논리회로

23. 전가산기(Full Adder) • 두 입력과 하나의 올림수를 사용하여 덧셈 수행 • 전가산기의 계산과 진리표 [표 2-2] 전가산기의 진리표 [그림 2-5] 전가산기

24. 전가산기(Full Adder) • 전가산기의 올림수와 합에 대한 부울 대수식 • 전가산기의 논리 회로 [그림 2-6] 전가산기의 논리회로

25. 감산기(Subtractor) • 두 개 이상의 입력의 차를 출력 • 반감산기(Half Subtractor) • 두 개의 입력과 출력 차(difference)과 빌림수(borrow)가 사용 • 반감산기의 계산과 진리표 [그림 2-7] 반감산기 [표 2-3] 반감산기의 진리표

26. 반감산기(Half Subtractor) • 반감산기의 빌림수와 차에 대한 부울 대수식 • 반감산기의 논리 회로 [그림 2-8] 반감산기의 논리회로

27. 전감산기(Full Subtractor) • 두 개의 입력과 빌림수를 사용하여 뺄셈수행 • 전감산기의 계산과 진리표 [그림 2-9] 전감산기 [표 2-4] 전감산기의 진리표

28. 전감산기(Full Subtractor) • 전감산기의 빌림수와 차에 대한 부울 대수식 • 전감산기의 논리 회로

29. 멀티플렉서(Multiplexer) • 여러 개의 입력선 중 하나의 입력선 만을 출력에 전달해주는 조합 논리회로 [그림 2-10] 입력이 4개인 멀티플렉서의 회로도 [표 2-5] 입력이 4개인 멀티플렉서의 진리표

30. 디멀티플렉서(Demultiplexer) • 멀티플렉서의 역기능을 수행 • 선택선이 N개인 경우 2N개의 출력선이 존재 [그림 2-12] 출력이 4개인 디멀티플렉서의 회로도 [표 2-6] 입력이 4개인 멀티플렉서의 진리표

31. Section 04 순차 논리회로(Sequential logic circuit) • 입력신호와 논리회로의 현재 상태에 의해 출력이 결정되는 논리회로 • 조합 논리회로에 출력이 다시 입력으로 피드백(feedback)되는 기억회로를 포함 • 순차 논리회로는 1비트의 기억 능력을 갖는다 • R-S, J-K, D, T 플립플롭이 대표적

32. 플립플롭(Flip-Flop) • 변경 명령이 있을 때까지 현재의 상태를 유지하는 순차 논리회로 • 출력이 다시 입력으로 피드백되어 최종적인 출력을 결정하는 순차 논리회로의 가장 기본적인 회로 • 상태를 바꾸는 신호는 클럭 신호가 되거나 혹은 외부의 입력신호가 될 수 있다.

33. R-S 래치(Latch) • NOR 게이트를 이용한 R-S 래치 [그림 2-14] NOR 게이트를 이용한 R-S 래치 [표 2- 7] NAND 게이트를 이용한 R-S 래치의 특성표

34. R-S 플립플롭 • 래치에서 클럭 펄스가 발생하는 동안에만 동작 [그림 2-16] R-S 플립플롭 [표 2-9] R-S 플립플롭의 특성표

35. D 플립플롭 • 동시에 1이 입력되는 것을 회로적으로 차단 [그림 2-17] D 플립플롭 [표 2-10] D 플립플롭의 특성표

36. J-K 플립플롭 • 입력이 동시에 1이 입력되면 를 출력 [그림 2-18] J-K 플립플롭 [표 2-11] J-K 플립플롭의 특성표

37. T 플립플롭 • 두개의 입력을 하나로 묶어 입력 0이면 Q가 출력되고 입력 1이면 Q의 보수값이 출력 [그림 2-19] T 플립플롭