Sistemas electr nicos digitales 2 o curso ingenier a t cnica industrial l gica modular
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Sistemas Electrónicos Digitales 2 o Curso Ingeniería T écnica Industrial Lógica Modular PowerPoint PPT Presentation


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Sistemas Electrónicos Digitales 2 o Curso Ingeniería T écnica Industrial Lógica Modular . José Luis Rosselló Sanz Grupo de Tecnología Electrónica Universitat de les Illes Balears. Índice. Introducción Codificadores/Decodificadores Multiplexores/Demultiplexores

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Sistemas Electrónicos Digitales 2 o Curso Ingeniería T écnica Industrial Lógica Modular

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- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -

Presentation Transcript


Sistemas Electrónicos Digitales 2o Curso Ingeniería Técnica Industrial Lógica Modular

José Luis Rosselló Sanz

Grupo de Tecnología Electrónica

Universitat de les Illes Balears


Índice

  • Introducción

  • Codificadores/Decodificadores

  • Multiplexores/Demultiplexores

  • Generadores/Comprobadores de paridad

  • Sumadores

  • Comparadores


Sistema Combinacional

Salidas

Entradas


Sistema secuencial

Entradas

Salidas

Memoria


Sistema combinacional

.

.

M

.

.

.

.

N

.

.

Entradas

Salidas

Entradas

Salidas

M bits

N bits


Decodificadores

a0 a1 E

Q0

Q1

Q2

Q3


Decodificadores

  • Generan los productos canónicos de las variables de entrada al sistema.

  • Consisten en ‘n’ entradas y ‘2n’ salidas

  • Aplicación: Conversores de código


Decodificador MSI 74154


Decodificador 74154


Lógica modular con decodificadores

  • Problema:

    • Implementar, con dos decodificadores 74154 un decodificador de 5 a 32 bits


74154

74154

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

Q10

Q11

Q12

Q13

Q14

Q15

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

Q10

Q11

Q12

Q13

Q14

Q15

A0

A1

A2

A3

A0

A1

A2

A3

A0

A1

A2

A3

A4

A4

E1

E0

E1

E0


Decodificador BCD-7 Segmentos

a

BCD-7 Segmentos

a0

a1

a2

a3

a

b

c

d

e

f

g

b

f

g

c

e

d


Decodificador BCD-7 Segmentos

a

b

f

g

c

e

d


Codificadores

  • Realizan la función inversa al decodificador

    • Ej: Codificación de un teclado

    • Codificador con prioridad

    • Codificador Decimal-BCD

    • Codificador Octal-Binario


Conversor Decimal-BCD

Decimal-BCD

0

1

2

3

4

5

6

7

8

9

A0

A1

A2

A3


Conversor Decimal-BCD

1

2

3

4

5

6

7

8

9

A0 (LSB)

A1

A2

A3 (MSB)


Conversor Octal-Binario

Octal-BCD

0

1

2

3

4

5

6

7

A0

A1

A2


Conversor MSI 74x148

0 1 2 3 4 5 6 7 EI

74F148

EO 1 2 4 GS


Conversor de MSI 74x148


  • 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1

  • 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1

1

0

0 1 0

1 1 1

0 0 1

1 1 1

1 0 1 0

1 1 0 1

Conversor de 16 a 4 líneas

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 1 2 3 4 5 6 7 EI

74F148

EO 1 2 4 GS

0 1 2 3 4 5 6 7 EI

74F148

EO 1 2 4 GS

A0 A1A2 A3


Multiplexores

  • 2N canales de entrada, un canal de salida, N bits de control

MUX

0

1

2

.

.

.

.

.

2N

1 2 3 . . . . N

Salida


Multiplexor de 4 entradas de 1 bit

S0 S1

I0

I1

I2

I3

Salida


Multiplexor 74157 74158


Mintérmino de control

Entrada ‘i’

Implementación de funciones

  • Salida=Si (Ii mi EN )

  • Por tanto se puede implementar cualquier función lógica F=Si (fi mi)


Ejemplo de implementación

MUX

0

1

0

0

0

1

1

1

0

1

2

3

4

5

6

7

S2 S1 S0

Salida

f(a,b,c)= ab+ac+bc

a b c


MUX

0

1

2

3

4

5

6

7

S2 S1 S0

Salida

F

Implementación funciones de 4 variables


MUX

0

0

1

1

0

D

1

D

0

1

2

3

4

5

6

7

S2 S1 S0

Salida

F

A B C


Ejercicio

Implementar la función F a partir de un multiplexor de 4 bits y de la lógica necesaria


DEMUX

0

1

2

.

.

.

.

.

2N

1 2 3 . . . . N

Entrada

Demultiplexores

  • Un canal de entrada, 2N canales de salida, N bits de control


Demultiplexor de 1 línea a 4 líneas

S0 S1

D0

D1

D2

D3

I0

Idéntico que el decodificador de 2 a 4


Demultiplexor utilizando el 74154

74154

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

Q10

Q11

Q12

Q13

Q14

Q15

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

D12

D13

D14

D15

A0

A1

A2

A3

S0

S1

S2

S3

Entrada

E1

E0

0


Demultiplexor utilizando el 74154

74154

74154

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

Q10

Q11

Q12

Q13

Q14

Q15

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

Q10

Q11

Q12

Q13

Q14

Q15

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

D12

D13

D14

D15

D16

D17

D18

D19

D20

D21

D22

D23

D24

D25

D26

D27

D28

D29

D30

D31

S0

S1

S2

S3

S0

S1

S2

S3

A0

A1

A2

A3

A0

A1

A2

A3

Entrada

Entrada

E1

E0

E1

E0

S4


A0

X es 1 si el número de ‘unos’ es impar

A1

A0

A1

A2

X es 1 si el número de ‘unos’ es impar

A3

Generador/Comprobador de paridad


Generador/Comprobador de paridad74280

74280

A

B

C

D S Par

E S Impar

F

G

H

I


0

1

2

3

4

5

6

7

0

1

2

3

4

5

6

7

S2..0

D0

D1

D2

D3

D4

D5

D6

D7

D0

D1

D2

D3

D4

D5

D6

D7

Salida

MUX

Transmisión datos

D0

0

1

2

3

4

5

6

7

S2 S1 S0

D1

D2

D3

D4

Salida

D5

D6

D7


Bit de paridad

par

MUX

Transmisión datos

D0

0

1

2

3

4

5

6

7

S2 S1 S0

74280

A

B

C

D S Par

E S Impar

F

G

H

I

D1

D0

D1

D2

D2

D3

D3

D4

Salida

D4

D5

D5

D6

D6

0

0

S2

S1

S0


1 si Impar

1

1

1

DEMUX

REGISTRO

74280

0

1

2

3

4

5

6

7

S2 S1 S0

S Impar

Comprobador paridad Par

Entrada

0

Error


S

A

S

B Cout

Sumadores básicos

S=AB

A

Cout

B


Cin

S=AB C

Cout

S

A

S

B

Cout

Cin

A

B

Ejercicio: Implementa un sumador completo a partir de dos semisumadores y una puerta OR


S

A

S

B

Cin Cout

S

A

S

B

Cin Cout

A0

A1

S0

S1

B0

B1

t

t

t

t

C-1

4t

S

A

S

B

Cin Cout

S

A

S

B

Cin Cout

A3

A2

S2

S3

B2

B3

Cout

Sumador de 4 bits (propag. acarreo)


S

Ai

Si

Bi

Ci=Gi+PiCi-1

Ci-1

Acarreo de grupo hacia adelante

A3..0 +B3..0=S3..0

C0=A0B0+(A0+B0)C-1

  

C0=G0 + P0C-1

Pi= Ai+Bi Gi= AiBi

C1=G1+P1C0= G1+P1G0+ P1P0C -1

C2=G2+P2C1= G2+P2G1+ P2P1G0+ P2P1P0C -1

C3=G3+P3G2+P3P2G1+ P3P2P1G0+ P3P2P1P0C-1


t

t

t

t

3t

t

2t

3t

t

t

t

t

S

A S

B CP

Cin CG

S

A S

B CP

Cin CG

S

A S

B CP

Cin CG

S

A S

B CP

Cin CG

S3

A0

S0

A1

S1

A2

S2

A3

B0

B1

B2

B3

P0

P1

P2

P3

C-1

C0

C1

C2

G0

G1

G2

G3

CPG

P2 , G2

P1 , G1

P0 , G0

Cin C2

CPG

P3 , G3

P2 , G2

P1 , G1

P0 , G0

Cin C3

CPG

P0 , G0

Cin C0

CPG

P1 , G1

P0 , G0

Cin C1

Cout


Sumadores

  • Sumador de propagación del acarreo

    • Más pequeños

    • Rizo del acarreo

    • Tiempo de propagación Nt

  • Sumador de acarreo de grupo hacia adelante

    • Salidas sincronizadas

    • Tiempo de propagación fijo 3t

    • Ocupan más área (en proporción a N)


S

A3..0

S3..0

B3..0

Cin Cout

Sumador MSI de 4 bits(Ej. 74x83A ó 74x283)

4b

4b

4b

Ejercicio: Implementar un sumador de 16 bits a partir de sumadores de 4 bits


Unidades lógico-aritméticas MSI

OVR=1 Para desbordamiento con números con signo

S0

S1

S2 OVR

CIN COUT

A0 F0

B0

A1 F1

B1

A2 F2

B2

A3 F3

B3

Implementar un sumador de 8 bits


Sumador de 8 bits

S0

S1

S2 OVR

CIN COUT

A0 F0

B0

A1 F1

B1

A2 F2

B2

A3 F3

B3

1

1

0

1

1

0

0

S0

S1

S2 OVR

CIN COUT

A0 F0

B0

A1 F1

B1

A2 F2

B2

A3 F3

B3

OVR

Cout

A0

B0

A1

B1

A2

B2

A3

B3

S0

S1

S2

S3

A4

B4

A5

B5

A6

B6

A7

B7

S4

S5

S6

S7

¿Qué cambios introducirías para hacer un restador?


A

Comparador básico

1 si son distintos

0 si son iguales

B

A0

B0

¿A=B?

A1

Comparador

de dos bits

B1

Comparadores


TODA LA INFORMACIÓN EN EL DATASHEETDEL FABRICANTE

Comparador de magnitud MSI

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3


CONFIGURACIÓN DE PINES DEL INTEGRADO: RELACIÓN CON ENTRADAS Y SALIDAS

DESCRIPCIÓN DE FUNCIONAMIENTO:

TEXTOS EN INGLÉS

Comparador 74x85


SÍMBOLO ESQUEMÁTICO: CLÁSICO Y ESTÁNDAR IEEE

Comparador 74x85


Comparador 74x85


Comparador 74x85


Comparador 74x85


Configuración en paralelo para comparar dos números de 24 bits


Comparación en serie

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3

(LSB)

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3

A4

A5

A6

A7

B4

B5

B6

B7

A0

A1

A2

A3

0 1

0

B0

B1

B2

B3

A>B

A=B

A<B

(MSB)


Comparación en serie

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3

(LSB)

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3

0

1

1

1

0

1

0

1

0

0

0

0

0

1

1

0 1

0

0

0

1

1

0

0

1

(MSB)


Comparación en serie

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3

(LSB)

74x85

A0

A1

A2

A3

A>B A>B

A=B A=B

A<B A<B

B0

B1

B2

B3

1

0

0

0

0

1

0

1

0

0

0

0

0

1

1

0 1

0

0

0

1

1

0

1

0

(MSB)


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