Technion - Israel institute of technology
Download
1 / 48

המעבדה למערכות ספרתיות מהירות - PowerPoint PPT Presentation


  • 110 Views
  • Uploaded on

Technion - Israel institute of technology department of Electrical Engineering. הטכניון - מכון טכנולוגי לישראל הפקולטה להנדסת חשמל. High speed digital systems laboratory. המעבדה למערכות ספרתיות מהירות. PCI Express Analayzer (SoPC). Final Presentation (part A).

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about ' המעבדה למערכות ספרתיות מהירות' - platt


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript

Technion - Israel institute of technology

department of Electrical Engineering

הטכניון - מכון טכנולוגי לישראלהפקולטה להנדסת חשמל

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

PCI Express Analayzer (SoPC)

Final Presentation (part A)

Performed by: Samuel Amir , Danny Volkind

Instructor: Orbach Mony

Certain images adopted from PCI-SIG PCI Express™ Architectural Overview

Presented at the 2002 PCI-SIG Developers Conference.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Agenda

  • Goal overview & Technical key issues.

  • Final Concept - Top level block diagram.

  • MCSU Digest + Demonstration.

  • Packet Level Processing

  • Risk mitigation.

  • Goals Vs Schedule.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Goal Overview

Creating an analyzing device for a std. PCIe (1.0) communication line at speeds of 2.5Gb/sec. by means of a VHDL core on a Xilinx “Virtex II pro” FPGA platform.

The core will implement real time hardware analysis and will enable the user to monitor and analyze PCIe transactions using a simple register based interface .


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

PCIe Link

A PCIe Link is a high speed serial communication channel that utilizes two differential pairs to achieve a dual simplex connection at speeds of ≥2.5Gb/sec/direction.

TX+

RX+

TX-

RX-

Device A

Device B

Ref. Clock

Ref. Clock

TX+

RX+

RX-

TX-


Request

Packet

CRC

Frame

Sequence

Number

Frame

RX

Analyzer

Frame

CRC

Completion

Packet

Sequence

Number

Frame

TX

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Split Transactions

  • Memory transactions

  • I/O transactions

  • Configuration transactions

  • Message transactions

Device A

Device B


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Transaction Basics

  • Header supplies :

    • Transaction type.

    • Originator ID (Requester).

    • Completion needed/not needed.

    • Extraction recipe (lengths, CRC,etc).


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Agenda

  • Goal overview & Technical key issues.

  • Final Concept - Top level block diagram.

  • MCSU Digest + Demonstration.

  • Packet Level Processing

  • Risk mitigation.

  • Goals Vs Schedule.


Multi Gigabit Receiver

1

PCIe Decryption Module

2

Sophisticated Data Mux

3

Packet-Level Analyzer

4

Memory Control & Storage Unit

Central Control & Interface Unit

8

7

MSU Control Unit

5

Link Quality Assessment Module

6

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Final Concept -Basic

4

3

7

2

8

5

6

1


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Top Level

MGR

PDM

SDM

PLA

MCL

LQAM

MCSU

CCIU


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Multi Gigabit Receiver

  • Based on a Rocket IO hardware core & wrapping logic.

  • PCIe frames reception rate 2.5 Gbit/sec

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Timing

@ MGR (RocketIO)

1 bit x (125 Mhz x 20) = 2.5 Gbit/sec

@ MCSU input

32 bit x 62.5 Mhz x [8/10b] = 2.5 Gbit/sec


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

PCIe Decryption Module

  • Linear Feedback Shift Register.

  • Performs packet unscrambling.

  • Unscrambled data sent through SDM.

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Sophisticated Data Mux

  • 4 operation modes :

  • Full rate capturing.

  • DLLP capture.

  • TLP capture.

  • TLP Processing.

Pass-Through

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Packet Level Analyzer

  • PCIe Packet Processing.

  • Applies Triggering & Filtering criteria.

  • TLP Header extraction.

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

MSU Control Logic

  • Controls all inner MSU blocks.

  • Interacts with Central Control & Interface Unit.

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Link Quality Assessment Module

  • Gathers Link statistics from MGR.

  • Establishes Link Quality measure based on a set criteria (e.g. Running Disparity, illegal char. etc).

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Central Control & Interface Unit

  • Controls MSU operation via MCU Inerface.

  • Control data storage operations via MCSU.

  • Data / Address Interface.

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Agenda

  • Goal overview & Technical key issues.

  • Final Concept - Top level block diagram.

  • MCSU Digest + Demonstration.

  • Packet Level Processing

  • Risk mitigation.

  • Goals Vs Schedule.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Memory Control & Storage Unit

  • Controls data storage into SDRAM.

  • Interacts with Central Control & Interface Unit.

TOP


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

MCSU Basic Concept


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Flow Concept

Round RobinArbitration


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

MCSU Basics

Work assumptions :

  • Worst case pushing rate @ DPR input = 62.5 Mhz

  • Popping rate @ DPR output = 100 Mhz

  • SDRAM timing constraints considered.

  • SDRAM page size > DPR size.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

MCSU Top Level


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

MCSU Test-Bench


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

DPR Block


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

DPR Simulation


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

DPR Simulation


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

DPR Simulation


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

DPR Simulation


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

SDRAM Controller


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

SDRAM Controller


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Agenda

  • Goal overview & Technical key issues.

  • Final Concept - Top level block diagram.

  • MCSU Digest + Demonstration.

  • Packet Level Processing

  • Risk mitigation.

  • Goals Vs Schedule.


PHY

PHY

DL

Transaction Layer

DL

Data

CRC

Frame

Sequence

Number

Header

Frame

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Packet Processing

Packets formation reflects layered architecture.

  • Encryption/coding levels :

    • 8/10b encoding

    • K-Chars frames

    • Scrambling (LFSR)

more

more

TLP

DLLP


PHY

PHY

DL

Transaction Layer

DL

Data

CRC

29.7

Sequence

Number

27.7

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

TLP Header Extraction

Header

  • Header Provides :

    • Length = Data payload size [DWORDS]

    • FMT = Header Size [3,4 DWORDS] CRC Size [0,1 DWORDS]


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Generic TLP Header section

Data Payload

Indicator and

16/12B header flag

Memory, I/O, Config,

Message; Request

or Completion

R

FMT

TYPE

R

Traffic Class

EP

TD

Attr

R

Length

TLP digest

(End-To-End CRC)

Requested

Length or

Payload Size


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Agenda

  • Goal overview & Technical key issues.

  • Final Concept - Top level block diagram.

  • MCSU Digest + Demonstration.

  • Packet Level Processing.

  • Risk mitigation.

  • Goals Vs Schedule.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Risk Mitigation

  • Problem detecting an active transmission on the line-checking with Xilinx to see if there is a solution.

  • Scrambling -LFSR

  • Data storage control – Interface to SDRAM


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Agenda

  • Goal overview & Technical key issues.

  • Final Concept - Top level block diagram.

  • MCSU Digest + Demonstration.

  • Packet Level Processing.

  • Risk mitigation.

  • Goals Vs Schedule.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Achieved Goals


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Thank You!


Pass-Through

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Final Concept -Top Level

Back


Transaction

Transaction

Data Link

Data Link

Physical

Physical

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

The 3 Layers of PCIe

PCI Express

PCI Express

Mechanical

Mechanical


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Original Block Diagram


Data

CRC

Frame

Sequence

Number

Header

Frame

Transaction Layer

Data Link Layer

Physical Layer

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

Packet Formation

Formation of packets reflects layered architecture.


High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

K Characters

Back


Byte Value 00H

8b/10b Encoded Byte Value

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

8/10b encoding

  • Embedded clocking.

  • Error detection (running disparity).

  • DC balancing.

Back


Data

0-4Kbyte

LCRC

4byte

Frame

1byte

Sequence#

2byte

Header

12/16byte

Frame

1byte

Transaction Layer

Data Link Layer

Physical Layer

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

TLP packet

Back


Frame

1byte

DLLP Contents

4byte

Frame

1byte

CRC

2byte

Physical Layer

Data Link Layer

High speed digital systems laboratory

המעבדה למערכות ספרתיות מהירות

DLLP packet

Back


ad