Spajanje takt impulsa clock i napajanja power
This presentation is the property of its rightful owner.
Sponsored Links
1 / 20

Spajanje takt impulsa (clock) i napajanja (power) PowerPoint PPT Presentation


  • 59 Views
  • Uploaded on
  • Presentation posted in: General

Spajanje takt impulsa (clock) i napajanja (power). FER zimski semestar šk. g. 2008./09. Predavač: Julijana Divković Pukšec e-mail: [email protected] Opis problema. Na ove netove (takt impuls, napajanje i uzemljenje) postavljaju se posebni zahtjevi koji su točno specificirani.

Download Presentation

Spajanje takt impulsa (clock) i napajanja (power)

An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -

Presentation Transcript


Spajanje takt impulsa clock i napajanja power

Spajanje takt impulsa (clock) i napajanja (power)

FER

zimski semestar šk. g. 2008./09.

Predavač: Julijana Divković Pukšec

e-mail: [email protected]

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Opis problema

Opis problema

  • Na ove netove (takt impuls, napajanje i uzemljenje) postavljaju se posebni zahtjevi koji su točno specificirani.

  • Zbog toga su za spajanje ovih netova razvijeni posebni algoritmi.

  • Vrlo često se ovi netovi spajaju ručno.

  • Porastom brzine sklopova, odn. frekvencije na kojoj sklopovi rade, zahtjevi koji se postavljaju na vodove kojima se dovode takt impulsi su takvi da ih se ne može postići bez pomići specijalnih “clock routera” – specijalnih računalnih programa za spajanje.

  • Spajanje napajanja i uzemljenja je također vrlo zahtjevno, jer treba spojiti vrlo veliki (sve veći) broj komponenti.

  • Vodljive staze unose parazitne otpore, kapacitete, induktivitete, koji dolaze to više do izražaja kako veličina trtanzistora postaje sve manja i manja.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Opis problema1

Opis problema

  • Duljina voda koji dovodi takt impuls određuje maksimalnu frekvenciju na kojoj će sklop raditi.

  • Pri spajanju vodova kojima prolaze takt impulsi treba još voditi računa o šumu, međuinduktivnosti između vodova, te o činjenici da takt impulsi moraju na pojedinu komponentu dolaziti u točno određenom vremenu, i to s vrlo malim izobličenjem.

  • Frekvencije na kojima rade današnji sklopovi su reda veličine GHz, pa je jasno da spajanje takt impulsa nije nimalo jednostavno.

  • Spajanje napajanja i uzemljenja je puno jednostavnije. Vodovi moraju biti dovoljno široki, jer je gustoća struje vrlo velika.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje takt impulsa

Spajanje takt impulsa

  • Takt impulsi kontroliraju prijenos informacija između pojedinih funkcionalnih jedinica. Sinkronizacija takt impulsa je jedan od najkritičnijih parametara kod projektiranja VLSI sklopova.

  • Kod procesora frekvencija takt impulsa f (MHz) određuje svojstva sklopa, odnosno MIPS (million Instructions Per Second) koje procesor može obaviti.

  • NIPC – Number of Instructions issued Per Cycle

  • NIPC ovisi o arhitekturi procesora (RISC ili CISC)

Kod ulazno izlaznih (I/O) i memorijskih elemenata takt impulsi određuju brzinu prijenosa podataka.

Data transmission rate je proporcionalna frekvenciji f.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje takt impulsa 1

Spajanje takt impulsa(1)

Takt impulse se generiraju izvan sklopa i dovode na sklop preko posebnih priključaka - “clock entry point”.

Sve funkcionalne jedinice koje trebaju takt impulse moraju biti spojene na te priključke preko “clock net-a”.

Svaka funkcionalna jedinica u jednom ciklusu provodi određenu operaciju i čeka takt impuls da rezultat svog djelovanja proslijedi drugoj funkcionalnoj jedinici, prije slijedećeg ciklusa.

Impulsi takta kontroliraju i upravljaju prijenosom informacija u sistemu i moraju na pojedini dio sklopa dolaziti u točno određeno vrijeme.

Idealno bi bilo da takt impulsi dolaze na sve funkcionalne jedinice u isto vrijeme; kod realnih sistema to nije moguće. Najveća razlika u dolasku takt impulsa na pojedine dijelove sklopa zove se “clock skew”.

Ova razlike u dolasku tak impulsa primorava projektante sklopova da koriste veći vremenski razmak između pojedinih takt impulsa, odn. da snižavaju frekvenciju.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Frekvencija takt impulsa

Frekvencija takt impulsa

Pri određivanju frekvencije takt impulsa mora se voditi računa i o mogućim odstupanjima od predviđenog dolaska takt impulsa na pojedinu komponenteu.

Sklop može imati i nekoliko različitih “clock netova”, što još više komplicira projektiranje sklopa.

T – mora voditi računa o svim mogućim kašnjenjima (uključujući i “clock skew”) i omogućiti izvođenje određene operacije

Clock skew kod većine sistema ne smije biti duži od 10% T.

Da bi se net koji povezuje takt impulse zadovoljio svim postavljenim zahtjevima, slijedi da duljine vodova koji povezuju funkcionalne jedinice s ¨clock entry¨ točkama moraju biti jednake.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Clock skew

Clock skew

S obzirom da se takt impulsi dovode na veliki broj funkcionalnih jedinica, koje su raspoređene po cijeloj površini sklopa vodovi koji dovode takt impulse su prilično dugački, pa je i kašnjenje koji unose zbog svojih R i C parazitnih komponenti prilično veliko.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Ka njenje

Kašnjenje

Ako su komponente (CMOS) relativno velikih površina, njihov kapacitet je veći od kapaciteta vodova, ali kako površina komponente postaje sve manja kapaciteti vodova postaju značajniji.

Otpor voda ovisi o površini presjeka:

ako površina S  otpor voda R 

Što je vod širi, otpor R će biti manji, ali je u tom slučaju veći kapacitet, pa kašnjenje D nije smanjeno.

- kašnjenje (delay)

Kašnjenje raste s faktorom skaliranja, i to po kvadratnoj funkciji.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Smanjnje ka njenja

Smanjnje kašnjenja

Kako bi se smanjilo kašnjenje koje unose vodovi umeću se tzv. ˝bufferi¨ (repeater); na taj se način skraćuje duljina voda:

Ako je duljina voda 4 jedinice, bit će kašnjenje proporcionalno s:

1

1

1

1

Ako ubacimo buffere, kašnjenje će biti smanjeno na

Jasno je, da bufferi unose određeno kašnjenje, koje treba dodati, a zauzimaju i dodatnu površinu. Unatoč toga, dodavanje buffera se vrlo često koristi, pa kod nekih sistema oni zauzimaju i do 5 % ukupne površine sklopa.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Prora un vremena ka njenja

Proračun vremena kašnjenja

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje takt impulsa1

Spajanje takt impulsa

Kod spajanja takt impulsa (CRO – clock routing problem) nije toliko bitna udaljenost između pojedinih čvorova, već je bitno da razlika u kašnjenju signala (time skew) u točkama bude što manja.

Radi toga spajanje takt impulsa ovisi o načinu projektiranja sklopa.

Najjednostavniji je kod gatte array-a, koji je kao struktura simetričan, pa se i net koji dovosi takt impulse može simetrično spajati.

Česta struktura je tzv. H-stablo (H-tree).

Definicija problema spajanja impulsa takta, Clock Routing Problem CRP:

Zadan je skup točaka P={P1,P2,...Pn} koje treba spojiti na ulazni priključak P0 (clock entry point).

CRP: treba spojiti svaku točku PiP s točkom P0, tako da budu minimalni:

- najveće kašnjenje između pojedinih točaka i

- najveći skew

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


H spajanje

H-spajanje

4 točke

16 točaka

Osim H strukture postoji i X-struktura (X-tree).

I kod X i kod H strukture skew =0.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Mmm algoritam

MMM algoritam

Ako priključci nisu simetrično raspoređeni koriste se različiti algoritmi. Jedan od njih je tzv. MMM algoritam(Method of Means and Medians), vrlo sličan H-algoritmu.

MMM dijeli površinu rekurzivno na dva jednaka dijela (s jednakim brojem priključaka).

Svakom dijelu nađe se centar masa.

Podjela površine i pronalaženje centra mase ide tako dugo dok se ne dođe do jedne točke u jednom dijelu.

MMM algoritam i njemu slični nisu uvijek mogući, jer se kod njih pretpostavlja da je cijeli vodljivi sloj na raspolaganju samo za spajanje impulsa takta.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje takt impulsa clock i napajanja power

centers of mass

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Wca algoritam weighted center algorithm

WCA algoritam – Weighted Center Algorithm

  • Ovaj algoritam stvara težinski graf mreže koja spaja impulse takta (weighted clock distributed graph) CDG.

  • Čvorovi tog grafa su priključci, a bridovi predstavLjaju Steinerov put između njih.

  • Težinski faktor brida računa se pomoću RC kašnjenja.

  • Ovaj algoritam je pohlepan (greedy), a osnovna ideja je slijedeća:

  • Algoritam prvo pronalazi bridove (u,v) s najmanjim težinskim brojem (najmanjim kašnjenjem);

  • čvorovi u i v nadomještavaju se novim čvorom w, koji leži u težinskom centru; to je tzv. tapping point.

  • CDG se računa ponovo s novom točkom w i postupak se nastavlja sve dok sve točke nisu spojene u jedan globalni centar, a to je onda ulazna točka (ulazni priključak) takt impulsa – clock entry point.

  • WCA se može lako prilagoditi i za višeslojno spajanje takt impulsa uključujući kašnjenje koje unose via-e u proračun.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Exact zero skew algorithm

Exact Zero Skew Algorithm

Algoritam koji određuje točke s istim kašnjenjem.

1991. g. Ren-SongTsay je predstavio algoritama za stvaranje mreže za dovođenje takta (clock tree), koji ima točke tako postavljenje da između njih nema razlike u kašnjenju.

Koristi Elmor –ov model za proračun kašnjenja; uzima u obzir kapacitivno opterećenje pojedinog čvora i kašnjenje koje unosi vodljiva žica.

Pokušava smanjiti duljinu vodova.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje takt impulsa clock i napajanja power

Clock sinks or local sub-networks

Okosnica

(Kičma- (Spines)

Clock sinks or local sub-networks

Clock sinks or local sub-networks

[Su et. al, ICCAD’01]

[Kurd et. al. JSSC’01]

  • Primjena u IBM mikroprocesoru

  • Vrlo uspješan, debele (grube-huge) žice

[Restle et. al, JSSC’01]

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje napajanja i uzemljenaja

Spajanje napajanja i uzemljenaja

  • Kod VLSI sklopova skoro svaka komponenta mora biti spojena na napajanje i na masu.

  • Zbog toga se njihovi vodovi rasprostiru preko cijele površine pločice.

  • Ovi netovi se izvode upotrebom metalnog sloja (ili slojeva), jer metal ima manji specifični otpor od polisilicija.

  • Bilo bi poželjno da se koristi jedan sloj , da bi broj via bio što manji.

  • Debljina vodova ovisi o gustoći struje, a ona opet o iznosu napona napajanja.

  • Spajanje napona napajanja (VDD) i uzemljenja (GND) sastoji se od dva glavna koraka:

  • -konstrukcija topologije spajanja

  • određivanje širine vodova za pojedine dijelove topologije.

  • Širina voda na svakom mjestu mora biti proporcionalna gustoći struje koja tim djelom voda prolazi.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Spajanje napajana i uzemljenja

Spajanje napajana i uzemljenja

P/G Mesh (Grid Distribution)

Jednostavna shema koja koristi dva sloja metalizacije; jedan za VDD a drugi za GND:

M5 vodljivi sloj – vodoravni vodovi,

M4 vodljivi sloj okomiti vodovi.

Blokovi se spajaju na najbliži vod.

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


Vdd i gnd izvedeni s jednim slojem metalizacije

VDD i GND izvedeni s jednim slojem metalizacije

VDD

GND

J.Divković Pukšec, Fizičko projektiranje VLSI sklopova, FER, šk.g. 2008./09.


  • Login