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Hardware Description Language Aula 4 – AHDL ( conclusão) VHDL (introdução) PowerPoint PPT Presentation


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Hardware Description Language Aula 4 – AHDL ( conclusão) VHDL (introdução). Prof. Afonso Ferreira Miguel, MSc. AHDL. Registradores. TRI_STATE_NODE. AHDL. Registradores Bidirecionais. 1. e1/1. e0/0. 0. 0. 1. 1. 0. 0. e2/2. e3/3. 1. AHDL. Máquinas de estado de MOORE.

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Hardware Description Language Aula 4 – AHDL ( conclusão) VHDL (introdução)

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Presentation Transcript


Hardware description language aula 4 ahdl conclus o vhdl introdu o

Hardware Description LanguageAula 4 – AHDL (conclusão)VHDL (introdução)

Prof. Afonso Ferreira Miguel, MSc


Hardware description language aula 4 ahdl conclus o vhdl introdu o

AHDL

  • Registradores


Hardware description language aula 4 ahdl conclus o vhdl introdu o

TRI_STATE_NODE

AHDL

  • Registradores Bidirecionais


Hardware description language aula 4 ahdl conclus o vhdl introdu o

1

e1/1

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0

1

1

0

0

e2/2

e3/3

1

AHDL

  • Máquinas de estado de MOORE

Clique aqui para pegar o código fonte


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AHDL

  • Exercício 10

    • Implementar uma máquina de estado de MOORE com 4 bits de entrada (+ o clock) e 1 bit de saída. O bit de saída inicialmente deve apresentar o valor ZERO, e deve ir para UM quando receber na entrada o valor 15. Caso ele receba a seqüência 7, 4, 3 a máquina deve voltar ao seu estado inicial ZERO.


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Oops!

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e2

AHDL

  • Máquinas de estado de MEALY


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AHDL

  • MOORE x MEALY


Hardware description language aula 4 ahdl conclus o vhdl introdu o

AHDL

  • Exercício 11

    • Modificar o exercício 10 para convertê-lo em uma máquina de MEALY. Avaliar o comportamento assíncrono da entrada e saída.


8051 opencore processador

8051 OpenCore processador


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AHDL

  • 8051 - OpenCore


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VHDL

Prof. Afonso Ferreira Miguel, MSc


Vhdl introdu o

VHDL - Introdução

  • USA DoD  VHSIC Program

    • VHSIC = Very Hight Speed Integrated Circuit

  • VHDL = VHSIC Hardware Description Language

    • 1ª Versão  1985;

    • Padronizado pelo IEEE

    • ASICS


Vhdl design tools

VHDL – Design Tools

  • Algumas ferramentas para HDL (síntese e simulação)

    • MAXPLUS II

    • QUARTUS

    • Verilog Mode

    • Cypress Warp

    • Silos Verilog HDL

    • Active-HDL

    • Model-Sim

    • Synopsys

    • Fusion/ViewSim


Entity x architecture

Descreve os pinos de entrada e saída

Descreve o comportamento do circuito

Entity x Architecture


Tipos b sicos

Tipos básicos


Entity exemplos

Entity - Exemplos


Entity exemplos1

Entity - Exemplos


Bibliotecas padr es

Bibliotecas padrões


Architecture

Architecture


Atribui o csa concurrent signal assign

Opcional em algumas

ferramentas

Atribuição CSAConcurrent Signal Assign


Exemplo de c digo vhdl

Biblioteca

Entity

Architecture

Exemplo de código VHDL


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  • Exercício 1

    Implementar e simular um Semi-Somador e um Somador-Completo em VHDL.

    • Criar o símbolo deste módulo;

    • Criar um Block Diagram (chamado de SOMA) e incluir um Semi-Somador e dois Somadores-Completos para implementar a função de soma de 3 bits:

      • entradas: A2,A1,A0 e B2,B1,B0;

      • saídas: Cout, S2,S1,S0.

  • Compilar e simular o circuito final

  • Lembrando...

    • Semi somador:

      • S = A XOR B

      • C = A AND B

    • Somador Completo

      • S = (A XOR B) XOR Cin

      • Cout = ((A XOR B) AND Cin) OR (A AND B)


Eventos

Eventos


Eventos1

Eventos


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Nós


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Nós


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  • Exercício 2

    Modificar o exercício 1 para utilizar signal no somador completo.


Atribui o condicional

Atribuição Condicional


Atribui o por sele o

Atribuição por seleção


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  • Exercício 3

    Implementar em VHDL um multiplexador de 4 canais por 4 bits com controle de habilitação. Se não estiver habilitado, a saída deve ficar com o valor “F”.


Concatenando

Concatenando


Concatenando1

Concatenando


Resolu o

Não funciona no Quartus!

Resolução


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