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第 4 章 存 储 器

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第 4 章 存 储 器 - PowerPoint PPT Presentation


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第 4 章 存 储 器. 4.1 概述. 4.2 主存储器. 4.3 高速缓冲存储器. 4.4 辅助存储器. 存储器的角色. 在现代计算机中,主存储器处于全机中心地位 当前计算机正在执行的程序和数据均存放在存储器中。 CPU 直接从存储器取指令或存取数据。 计算机系统中输入输出设备数量增多,数据传送速度加快,因此采用了直接存储器存取 (DMA) 技术和输入输出通道技术,在存储器与输入输出系统之间直接传送数据。 共享存储器的多处理机的出现,利用存储器存放共享数据,并实现处理机之间的通信,更加强了存储器作为全机中心的作用。. 存储器的挑战.

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Presentation Transcript
slide1
第4章 存 储 器

4.1 概述

4.2 主存储器

4.3 高速缓冲存储器

4.4 辅助存储器

slide2
存储器的角色
  • 在现代计算机中,主存储器处于全机中心地位
    • 当前计算机正在执行的程序和数据均存放在存储器中。CPU直接从存储器取指令或存取数据。
    • 计算机系统中输入输出设备数量增多,数据传送速度加快,因此采用了直接存储器存取(DMA)技术和输入输出通道技术,在存储器与输入输出系统之间直接传送数据。
    • 共享存储器的多处理机的出现,利用存储器存放共享数据,并实现处理机之间的通信,更加强了存储器作为全机中心的作用。
slide4
存储系统——系统的解决方案
  • 存储系统与存储器
    • 存储器:提供存储能力的物理实体
    • 存储系统:各类物理存储器组成的层次化体系( Memory Hierarchy)
      • 高速缓存Cache
      • 主存
      • 外存
slide5

4.1 概 述

一、存储器分类

1. 按存储介质分类

易失

(1) 半导体存储器

TTL 、MOS

(2) 磁表面存储器

磁头、载磁体

(3) 磁芯存储器

硬磁材料、环状元件

(4) 光盘存储器

激光、磁光材料

slide6

4.1

2. 按存取方式分类

(1) 存取时间与物理地址无关(随机访问)

  • 随机存储器

在程序的执行过程中可 读可 写

  • 只读存储器

在程序的执行过程中只 读

(2) 存取时间与物理地址有关(串行访问)

  • 顺序存取存储器 磁带
  • 直接存取存储器 磁盘
slide7

静态 RAM

RAM

动态 RAM

主存储器

MROM

PROM

ROM

EPROM

EEPROM

辅助存储器

4.1

3. 按在计算机中的作用分类

Flash Memory

高速缓冲存储器(Cache)

磁盘、磁带、光盘

slide8

速度

容量

价格 位

CPU

CPU

主机

寄存器

缓存

主存

磁盘

辅存

光盘

光盘

磁带

磁带

4.1

二、存储器的层次结构

1. 存储器三个主要特性的关系

slide9

2. 缓存 主存层次和主存 辅存层次

10 ns

20 ns

200 ns

ms

CPU

缓存

主存

辅存

缓存

主存

主存

辅存

4.1

(速度)

(容量)

主存储器

虚拟存储器

虚地址

实地址

物理地址

逻辑地址

slide10

数据总线

存储体

MDR

驱动器

控制电路

译码器

MAR

地址总线

4.2 主存储器

一、概述

1. 主存的基本组成

slide11

数据总线

MDR

主 存

CPU

地址总线

MAR

4.2

2. 主存和 CPU 的联系

slide12

字节地址

字节地址

字地址

字地址

0

0

0

1

2

3

1

0

4

2

4

5

6

7

3

2

8

4

8

9

10

11

5

4

4.2

3. 主存中存储单元地址的分配

高位字节地址为字地址

低位字节地址为字地址

设地址线 24根

按 字节寻址

224 = 16 M

若字长为 16位

按 字 寻址

8 M

若字长为 32位

按 字 寻址

4 M

slide13

存取时间

  • 存取周期

连续两次独立的存储器操作

(读或写)所需的 最小间隔时间

4.2

4. 主存的技术指标

(1) 存储容量

主存 存放二进制代码的总位数

(2) 存储速度

存储器的 访问时间

读出时间 写入时间

读周期 写周期

(3) 存储器的带宽

位/秒

slide14
存储器的主要技术指标
  • 存储器价格
    • 硬盘:600~700元/TB
    • 内存:200元/GB
    • SRAM:400元/256KB
slide15

线

线

片选线

读/写控制线

地址线

(单向)

数据线

(双向)

4.2

二、半导体存储芯片简介

1. 半导体存储芯片的基本结构

芯片容量

10

4

1K×4位

14

1

16K×1位

13

8

8K×8位

slide16

二、半导体存储芯片简介

1. 半导体存储芯片的基本结构

CS

线

线

片选线

读/写控制线

CE

WE

WE

OE

4.2

片选线   

读/写控制线

(低电平写 高电平读)

(允许读)

(允许写)

slide17

8片

16K × 1位

8片

16K × 1位

8片

16K × 1位

8片

16K × 1位

当地址为 65 535 时,此 8 片的片选有效

4.2

存储芯片片选线的作用

用 16K × 1位 的存储芯片组成 64K × 8位 的存储器

32片

slide18

0,0

0,0

0,7

0,7

0

A

字线

3

0

0

0

A

16×8矩阵

2

0

A

1

15,0

15,7

15

0

A

0

0

0

7

7

位线

读/写控制电路

读 / 写选通

读 / 写选通

读/写控制电路

D

D

D

D

7

7

0

0

4.2

2. 半导体存储芯片的译码驱动方式

(1) 线选法

slide19

0

0,0

0,0

0,31

0,31

0

X

0

X

A

A

4

3

32×32

矩阵

0

A

2

0

31,0

31,31

31,0

A

X

1

0

31

A

D

D

0

I/O

I/O

Y

Y

Y 地址译码器

0

31

读/写

A

A

A

A

A

0

0

0

0

0

6

9

8

7

5

4.2

(2) 重合法

0,0

slide20

T

T

~

触发器

1

4

T

T

T

T

T

T

7

7

5

8

8

6

´

位线A

A

位线A

行开关

T1 ~ T4

列开关

T5

T6

一列共用

行地址选择

T

T

7

8

列地址选择

读放

DOUT

写放大器

写放大器

写选择

读选择

DIN

4.2

三、随机存取存储器 ( RAM )

1. 静态 RAM (SRAM)

(1) 静态 RAM 基本电路

T1 ~ T4

A 触发器原端

A´ 触发器非端

slide21

位线A

A

T1 ~ T4

T5

T6

行选

T5、T6 开

行地址选择

´

位线A

列选

T7、T8 开

VA

T6

T8

T7

T8

读放

DOUT

列地址选择

读放

DOUT

DOUT

写放大器

写放大器

写选择

DIN

读选择

4.2

① 静态 RAM 基本电路的 读操作

读选择有效

slide22

位线A ´

位线A

A

T1 ~ T4

T1 ~ T4

T5

T6

行选

T5、T6 开

行地址选择

列选

T7、T8 开

T7

T8

DIN

两个写放

列地址选择

读放

写放

写放

DOUT

写选择

读选择

(左)

反相

DIN

T7

T5

DIN

(右)

T8

T6

A

DIN

② 静态 RAM 基本电路的 写操作

写选择有效

slide23

WE

CS

A

I/O

9

1

A

I/O

8

2

I/O

3

Intel 2114

I/O

4

A

0

VCC

GND

(2) 静态 RAM 芯片举例

① Intel 2114 外特性

存储容量

1K×4位

slide24

第一组

第二组

第三组

第四组

A8

0

A7

0

15

16

31

32

47

48

63

A6

1

A5

A4

63

A3

0

15

16

31

32

47

48

63

A9

0

A2

A1

15

A0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

slide25

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

slide26

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

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0

1

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0

63

0

0

15

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63

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0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

slide27

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

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1

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0

63

0

0

15

16

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16

32

48

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0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

slide28

第一组

第二组

第三组

第四组

0

0

0

0

16

32

48

0

15

16

31

32

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48

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15

16

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0

1

0

0

63

0

0

15

16

31

32

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63

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16

32

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0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

WE

CS

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

slide29

第一组

第二组

第三组

第四组

0

0

0

0

16

32

48

0

15

16

31

32

47

48

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0

15

16

31

32

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63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

16

32

48

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

slide30

第一组

第二组

第三组

第四组

0

15

16

31

32

47

48

63

0

16

32

48

② Intel 2114 RAM 矩阵 (64 × 64) 读

0

0

0

0

16

32

48

0

15

16

31

32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

slide31

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

31

32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

16

32

48

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

0

16

32

48

slide32

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

31

32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

16

32

48

0

0

0

15

0

0

I/O1

I/O1

I/O2

I/O2

I/O3

I/O3

I/O4

I/O4

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

WE

CS

② Intel 2114 RAM 矩阵 (64 × 64) 读

0

16

32

48

slide33

第一组

第二组

第三组

第四组

A8

0

A7

0

15

16

31

32

47

48

63

A6

1

A5

A4

63

A3

0

15

16

31

32

47

48

63

A9

0

A2

A1

15

A0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide34

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

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63

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide35

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

31

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47

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0

1

0

0

63

0

0

15

16

31

32

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63

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide36

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

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0

15

16

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32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

16

32

48

0

0

0

15

0

0

I/O1

I/O2

I/O3

I/O4

读写电路

读写电路

读写电路

读写电路

WE

WE

CS

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide37

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

31

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1

0

0

63

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0

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31

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47

48

63

0

16

32

48

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0

0

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0

0

I/O1

I/O1

I/O2

I/O2

I/O3

I/O3

I/O4

I/O4

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide38

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

31

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1

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0

63

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15

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31

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47

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63

0

16

32

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0

0

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0

0

I/O1

I/O1

I/O2

I/O2

I/O3

I/O3

I/O4

I/O4

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide39

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

47

48

63

0

15

16

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63

0

1

0

0

63

0

0

15

16

31

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47

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63

0

16

32

48

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0

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15

0

0

I/O1

I/O1

I/O2

I/O2

I/O3

I/O3

I/O4

I/O4

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide40

第一组

第二组

第三组

第四组

0

0

0

0

15

16

31

32

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48

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0

15

16

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1

0

0

63

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15

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31

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63

0

16

32

48

0

0

0

15

0

0

I/O1

I/O1

I/O2

I/O2

I/O3

I/O3

I/O4

I/O4

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide41

第一组

第二组

第三组

第四组

0

0

0

0

16

32

48

0

15

16

31

32

47

48

63

0

15

16

31

32

47

48

63

0

1

0

0

63

0

0

15

16

31

32

47

48

63

0

16

32

48

0

0

0

15

0

0

I/O1

I/O1

I/O2

I/O2

I/O3

I/O3

I/O4

I/O4

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

读写电路

WE

CS

③ Intel 2114 RAM 矩阵 (64 × 64) 写

slide42

t

t

t

t

t

地址有效

地址失效

RC

OTD

OHA

CO

A

A

片选失效

片选有效

CS

D

OUT

高阻

数据有效

数据稳定

读周期tRC地址有效 下一次地址有效

读时间tA地址有效

tOTD片选失效

tOHA地址失效后的

tCO片选有效

输出高阻

数据稳定

数据维持时间

数据稳定

(3) 静态 RAM 读时序

slide43

t

t

t

t

t

WR

DH

WC

W

AW

A

CS

WE

D

OUT

t

DW

D

IN

写周期tWC地址有效

tAW地址有效

片选有效的滞后时间

下一次地址有效

tDHWE 失效后的数据维持时间

tWR片选失效

tDW 数据稳定

下一次地址有效

WE 失效

写时间tW写命令 WE的有效时间

(4) 静态 RAM (2114) 写时序

slide44
SRAM存储器的组成
  • 存储体——存储体是存储单元的集合
    • 各个字的同一位组织在一个芯片中,如 4096×1位就是说4096个字的同一位
    • 把16个4096×1位的芯片组织为矩阵的形式,从而组成4096×16的存储器。

访问机制:由选择线确定目标单元。

地址到选择信号的映射,即:地址译码

slide46
SRAM存储器的组成
  • 地址译码器——将二进制代码表示的地址转换为存储单元的选择信号,确定目标存储单元,驱动相应的读写电路。
    • 输入:CPU地址寄存器产生的存储单元地址编码
    • 输出:目标存储单元选择信号

可以分为单译码和双译码两类

slide47
SRAM存储器的组成
  • 地址译码器—单译码
    • 仅含一个地址译码器
    • 译码器的输出叫字选线
    • 字选线选择某个字的所有位(一组存储单元)
    • n位地址线,经过一维译码后,有2n根选择线。
  • 例如:
    • 地址输入线n=4 经地址译码器译码,可译出24=16个状态,分别对应16个字地址。
slide48
SRAM存储器的组成
  • 地址译码器—单译码
    • 问题:移码所需资源(译码器和选择线)增长迅速
      • 如图:3-8译码到4-16译码,译码设备增加一倍
    • 仅适用于小容量存储器

思考:8+8=16,8X8呢?矩阵形式是否更有效?

slide49
SRAM存储器的组成
  • 地址译码器—双译码
    • 包含两个地址译码器(X/Y)
    • n位地址线,经过二维译码后,有2×2n/2根选择线
    • 可选择2n/2×2n/2=2n个存储字
  • 例如:
    • n=12,双译码输出状态为212=4096个,而译码线仅只有2×26=128根。

多个存储矩阵可以按照同一地址实现存取,形成宽度为n的字存取机制

slide50
SRAM存储器的组成

片选与读/写控制电路—用作多个存储器芯片的使能信号,以及读或写操作的选择信号。

I/O电路—在数据总线和被选用的单元之间,用以控制被选中的单元读出或写入,并具有放大信息的作用。

驱动器—驱动挂在各条X方向选择线上的所有存储元电路。

输出驱动电路—为了扩展存储器的容量,将几个芯片的数据 线并联使用;另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。

slide51

地址线10根

数据线4根

片选线

CS

写使能

WE

SRAM存储器芯片实例

2114

  • 2114:SRAM芯片,容量为1K4位。
  • 读操作
    • 片选(/cs)有效,写(/we)无效,数据输出三态门打开,数据输出到外部数据总线。
  • 写操作
    • 片选(/cs)有效,写(/we)有效,数据输入通路打开,数据输入信号控制指定存储单元的位线。
  • 非工作状态
    • 片选(/cs)无效,数据输出端呈高阻抗,与数据总线隔离。

A9~A0

D3~D0

slide52
SRAM存储器芯片实例
  • 内部结构
    • 分为4个位平面,每个位平面有1024个物理存储单元,构成一个64行16列的矩阵。
    • 6-64行译码可以选择四个平面的同一行,4-16列译码选择四个平面的同一列
slide53
单管MOS动态存储单元

W

(1) 利用电容上存储电荷状态的不同来记录信息。定义为:电容充电至高电平,为1;电容放电至低电平,为0。

(2) 读写操作即为电容的充放电过程

(3) 不用双稳态电路,可以简化结构,完成充电后可将MOS管断开,既可降低芯片的功耗,也使芯片的集成度得到提高。

Z

T

CS

CD

速度慢、集成度高、功耗小

slide54

V

V

DD

DD

数据线

读选择线

T2

T2

T

T4

T1

T1

预充电信号

T3

T3

1

0

1

0

1

0

1

C

C

s

g

字线

写选择线

写数据线

读数据线

4.2

2. 动态 RAM ( DRAM )

(1) 动态 RAM 基本单元电路

有电流

无电流

T

读出与原存信息相反

读出时数据线有电流 为 “1”

写入与输入信息相同

写入时 CS 充电 为 “1” 放电 为 “0”

slide55

0

读选择线

0

A9

0

写选择线

0

A8

1

0

A7

1

单元

单元

电路

电路

0

线

A6

31

线

31

0

A5

刷新放大器

D

D

读 写 控 制 电 路

0

0

0

1

31

0

列 地 址 译 码 器

0

0

0

0

0

A4

A0

A3

A2

A1

(2) 动态 RAM 芯片举例

4.2

① 三管动态 RAM 芯片 (Intel 1103) 读

读 写 控 制 电 路

slide56

读选择线

0

A9

写选择线

0

A8

1

1

A7

单元

电路

线

A6

31

线

31

A5

刷新放大器

D

读 写 控 制 电 路

0

1

31

列 地 址 译 码 器

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

slide57

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

读 写 控 制 电 路

0

1

31

列 地 址 译 码 器

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

slide58

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

读 写 控 制 电 路

0

1

31

列 地 址 译 码 器

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

slide59

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

读 写 控 制 电 路

0

1

31

列 地 址 译 码 器

0

0

0

0

1

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

slide60

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

读 写 控 制 电 路

1

0

1

31

1

1

列 地 址 译 码 器

0

0

0

0

1

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

slide61

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

D

读 写 控 制 电 路

0

1

31

1

列 地 址 译 码 器

0

0

0

0

1

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

slide62

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

D

读 写 控 制 电 路

0

1

31

1

列 地 址 译 码 器

0

0

0

0

1

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

读 写 控 制 电 路

slide63

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

D

读 写 控 制 电 路

0

1

31

1

列 地 址 译 码 器

0

0

0

0

1

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

读 写 控 制 电 路

slide64

1

读选择线

0

A9

写选择线

0

1

A8

1

1

1

A7

单元

电路

1

线

A6

31

线

31

1

A5

刷新放大器

D

D

读 写 控 制 电 路

0

1

31

1

列 地 址 译 码 器

0

0

0

0

1

A4

A0

A3

A2

A1

4.2

② 三管动态 RAM 芯片 (Intel 1103) 写

读 写 控 制 电 路

slide65

RAS

行时钟

时序与控制

CAS

列时钟

WE

写时钟

存储单元阵列

\'

\'

数据输入

A

A

行地址

缓存器

6

6

~

~

寄存器

DIN

DIN

基准单元

\'

\'

A

A

0

0

列译码器

I/O

再生放大器

缓存器

列译码器

列地址

缓存器

基准单元

数据输出

存储单元阵列

DOUT

DOUT

驱动

③ 单管动态 RAM 4116 (16K ×1位) 外特性

slide66

0

读放大器

读放大器

读放大器

读放大器

C

128

s

1

读放大器

127

读放大器

读/写线

C

s

0

63

64

127

128 根行线

D

D

OUT

OUT

D

输出驱动

输出驱动

I/O缓冲

I/O缓冲

数据输入

IN

④ 4116 (16K × 1位) 芯片 读原理

0

0

0

63

slide67

4.2

0

读放大器

读放大器

读出放大器

C

128

s

1

读放大器

127

读放大器

读/写线

C

s

0

63

64

127

128 根行线

D

OUT

D

D

输出驱动

I/O缓冲

数据输入

数据输入

I/O缓冲

I/O缓冲

IN

IN

⑤ 4116 (16K×1位) 芯片 写原理

0

63

slide68

行地址 RAS 有效

行地址 RAS 有效

写允许 WE 有效(高)

写允许 WE 有效(低)

列地址 CAS 有效

列地址 CAS 有效

4.2

(3) 动态 RAM 时序

行、列地址分开传送

读时序

写时序

数据 DIN 有效

数据DOUT有效

4 dram
(4) DRAM存储器的刷新
  • 逐行刷新:设置一个刷新地址计数器,提供刷新地址,每刷新一行后,刷新地址计数器加1,每个计数循环对芯片各行刷新一遍。
  • 刷新周期:把全部存储单元都刷新一遍所允许的最大时间间隔称为最大刷新周期,按目前的工艺,这一指标约为2ms。

问题:如何安排刷新周期?

答案:集中刷新、分散刷新、异步刷新

slide70
几点要求:
    • 两次刷新时间间隔不能超过允许时间2ms
    • 刷新优先于访存,但不能打断访存周期
    • 在刷新期间内,不准访存。
slide71
集中刷新

集中式刷新:在一个刷新周期内,利用一段固定的时间依次对存储器的所有行逐一再生,在此期间停止对存储器的读和写。

例如:一个存储器有1024行,系统存取周期为200ns。刷新周期为2ms。这样,在每个刷新周期内共有 10 000个工作周期,其中用于再生的为 1024个工作周期,用于读和写的为 8976个工作周期。即(2ms/200ns)-1024=8976。

优点:主存利用率高,控制简单

缺点:在集中刷新状态中不能使用存储器,形成一段死区,如果系统工作方式不允许死区,则不能用这种方式。

slide72
分散刷新

分散刷新:将每个存取周期分为两部分,前半期可用于正常读写或保持,后半期用于刷新。即:将各个刷新周期分散地安排于各读写周期之后。

优点:控制简单,主存工作没有长的死区。

缺点:主存利用率低,工作速度约降低一倍。这是因为每个存取周期中都包含一个刷新周期,所需时间约增加一倍。如果主存所用存储芯片的读/写周期tRC为100ns,若采用分散刷新方式,存取周期将增至200ns。在2ms内将刷新10000次,远超过芯片行数,浪费很多。因此分散刷新方式只能用于低速系统中。

slide73
异步刷新

异步刷新:按芯片行数决定所需的刷新周期数,并分散安排在2ms的最大刷新周期之中。

例如芯片最大行数为128,可每隔15.6µs提出一次刷新请求,响应后就安排一个刷新周期。提出刷新请求时有可能CPU访存尚未结束,则稍事等待至主存有空时,再安排刷新周期进行刷新,所以称为异步刷新方式。

优点:对主存利用率和工作速度影响最小,而且没有死区。虽然控制上复杂一些,但可利用系统已有的DMA功能去实现。因此大多数计算机系统采用异步刷新方式。

另外 :还可采取不定时刷新,在主机不访存的时间内刷新,取消了死区,但控制极其复杂。

slide74

4000-32=3968个,R/W

32个,刷新

三种方式实例比较
  • 存储单元1024个,排成32×32阵,存取周期500ns,刷新按行进行,每刷新一行用一个存取周期500ns,共刷新32行即32个存取周期。

集中式

2ms/500ns=4000个周期

slide75

周期0

周期1

周期31

刷新间隔为32μs

  • 存储单元1024个,排成32×32阵,存取周期500ns,刷新按行进行,每刷新一行用一个存取周期500ns,共刷新32行即32个存取周期。

分散式 按上例:存取周期500ns,刷新一行500ns,系统周期:1μs

slide76
存储单元1024个,排成32×32阵,存取周期500ns,刷新按行进行,每刷新一行用一个存取周期500ns,共刷新32行即32个存取周期。存储单元1024个,排成32×32阵,存取周期500ns,刷新按行进行,每刷新一行用一个存取周期500ns,共刷新32行即32个存取周期。

异步式 在2ms的时间内,把存储单元分散的刷新一遍。32×32阵,

2ms/32=62.5μs(每行刷新的平均间隔)

62μs

0.5μs

62.5μs

刷新间隔(2ms)

slide77
注意
  • 刷新对CPU是透明的,原来存在的事物或属性,从某个角度看好像不存在了。
  • 刷新按行进行,不需列地址
  • 刷新和读出操作即相似又不同
    • 读出对电容充电,刷新也充电,但仅补充电荷,无信息输出
slide78

主存

DRAM

SRAM

缓存

电容

触发器

4.2

3. 动态 RAM 和静态 RAM 的比较

存储原理

集成度

芯片引脚

功耗

价格

速度

刷新

slide79
随机读写存储器(RAM)
  • 静态存储器SRAM
    • 利用触发器实现
    • 无需动态刷新
    • 速度快、集成度低、功耗大
  • 动态存储器DRAM
    • 利用MOS电容存储电荷保存数据
    • 需要动态刷新
    • 速度慢、集成度高、功耗小
dram sram
DRAM与SRAM比较

DRAM的优点:

1.使用简单的单管单元作为存储单元,每片存储容量较大,约是SRAM的4倍。引脚数比SRAM要少,它的封装尺寸也可以比较小。存储容量要比用SRAM大4倍以上。

2.DRAM的价格比较便宜,大约只有SRAM的1/4。

3.DRAM所需功率大约只有SRAM的1/6。

DRAM的缺点:

1.速度比SRAM要低

2.DRAM需要再生,不仅浪费了宝贵的时间,还需要有配套的再生电路,它也要用去一部分功率。

DRAM主要用于大容量内存, SRAM用作小容量的高速存储器。

slide81
各种随机存储器
  • DRAM
  • EDO RAM(Extended Data Out RAM,扩充数据输出存储器)
  • BEDO RAM(Burst,突发扩充数据输出存储器)
  • SDRAM(Synchronous DRAM,同步)与系统时钟同步,以相同的速度工作,性能较EDO提高50%
  • DDR(Dual Data Rate,也称SDRAM II)以SDRAM为基础,速度和容量明显提高,允许在时钟的上升沿和下降沿读出数据,所以速度是准SDRAM的2倍。
  • CDRAM(Cached)把高速的SDRAM集成到DRAM芯片中,作为DRAM内部的缓存。
  • RDRAM(Rambus DRAM)
slide82

行线

VCC

熔丝断

为 “0”

熔丝未断

为 “1”

熔丝

列线

四、只读存储器(ROM)

1. 掩模 ROM ( MROM )

行列选择线交叉处有 MOS 管为“1”

行列选择线交叉处无 MOS 管为“0”

2. PROM (一次性编程)

slide83

SiO

浮动栅

S

G

D

G 栅极

2

D

S 源

G

_ _ _

D 漏

+ + + + +

S

P

基片

+

+

N

N

D 端加正电压

形成浮动栅

S 与 D 不导通为 “0”

D 端不加正电压

不形成浮动栅

S 与 D 导通为 “1”

3. EPROM (多次性编程 )

(1) N型沟道浮动栅 MOS 电路

紫外线全部擦洗

slide84

DO0

DO7

VCC

A7

1

24

PD/Progr

PD/Progr

A8

数据缓冲区

控制逻辑

A9

CS

VPP

A10

CS

Y 译码

A10

Y 控制

2716

A7

A1

PD/Progr

A0

A6

DO7

DO0

X

DO1

DO2

128 × 128

存储矩阵

VSS

12

13

DO3

A0

功率下降 / 编程输入端读出时 为 低电平

PD/Progr

(2) 2716 EPROM 的逻辑图和引脚

slide85

4. EEPROM (多次性编程 )

电可擦写

局部擦写

全部擦写

5. Flash Memory (闪速型存储器)

EPROM

价格便宜 集成度高

EEPROM

电可擦洗重写

比 EEPROM快

具备 RAM 功能

slide86

片选信号CS:只有CS有效时,芯片才被选中,所连地址线才有效,才能进行读/写操作。片选信号CS:只有CS有效时,芯片才被选中,所连地址线才有效,才能进行读/写操作。

  • 读/写信号WE:为0,控制写入电路进行写入;为1,控制读出电路进行读出。

五、存储器与 CPU 的连接

复习(一)
  • RAM存储器芯片总结

RAM存储器芯片有多种型号,每一RAM存储器芯片具有:

    • 地址线Ai:引脚数与存储芯片的单元数有关;
    • 数据线Di:引脚数与存储芯片的字长有关;
  • 电源线、地线
slide87
复习(二)

例1:某RAM芯片,其存储容量为16K×8位,问:

(1)该芯片引出线的最小数目应为多少?

(2)存储器芯片的地址范围是什么?

解:

(1)16K=214,所以地址线14根;字长8位,所以数据线8根。

14 + 8 + 1 + 1 + 1 + 1 = 26

地址线 数据线 片选 读/写 电源线 地线

(2)存储器芯片的地址范围为0000H~3FFFH

存储器芯片的地址范围:

地址线从全“0”到全“1”的所有编码

slide88

Vcc A7 A8 A9 D0 D1 D2 D3 WE

18

10

2114(1K×4)

1

9

A6 A5 A4 A3 A0 A1 A2 CS GND

复习(三)
  • SRAM芯片2114(1K×4位)

外特性:

地址端:

A9~A0(入)

数据端:

D3~D0(入/出)

= 0 选中芯片

片选CS

控制端:

= 1 未选中芯片

= 0 写

写使能WE

= 1 读

电源、地

slide89
1、存储器容量扩展

位扩展—— 扩展每个存储单元的位数(扩展宽度)

字扩展—— 扩展存储单元的个数(扩展长度)

字位扩展—— 两者的综合(扩展宽度和长度)

假设扩展同种芯片,则需要的芯片 :

总片数=总容量/(容量/片)

位扩展

字扩展

字位扩展

slide90

(1) 位扩展

(增加存储字长)

10根地址线

A

9

8根数据线

•••

A

0

2114

2114

CS

D

7

WE

D

4

D

0

1. 存储器容量的扩展

?片

2片

用 1K×4位 存储芯片组成 1K×8位 的存储器

slide91
使用8K×1位RAM芯片组成8K×8位的存储器,画出逻辑框图。

分析:

①芯片位数小于存储器所要求的位数,需进行位扩展。

②8个芯片的关系是平等的,同时工作,并联的,对应的地址一一相连。

③详细的连接见下图:

8k 1 ram 8k 8

CS

每片一位组成一个字节

WE

A0

A12

地址线

D0

数据线

D7

8K×1位RAM芯片组成8K×8位的存储器

I/O

I/O

I/O

I/O

I/O

I/O

I/O

8K×1

I/O

slide93

例:用64K×1b的存储器芯片组成64K×8b(64KB)的存储器。例:用64K×1b的存储器芯片组成64K×8b(64KB)的存储器。

采用位扩展方式,需要芯片数为:

= 8片

每片芯片应有16根地址线:A0 – A15,

8片芯片的地址线A15~A0分别连在一起同CPU的地址线A15~A0相连;每片只有一位数据线,8片芯片的8位数据线分别和CPU的数据线D7~D0相连。

当CPU访问该存储器时,其发出的16位地址同时传给8个芯片,选 中每个芯片的同一单元;CPU发出的 读/写控制信号同时传给8个芯片。

slide95
位扩展总结:
  • 当构成内存的存储芯片的字长 < 内存单元的字长时,就要进行位扩展,使每个单元的字长满足要求。
  • 位扩展方法:

将每片的地址线、片选CS、读写控制线并联,数据线分别引出。

  • 位扩展特点:

存储器的单元数不变,位数增加。

slide96

11根地址线

8根数据线

A10

1

A9

•••

A1

A0

•••

•••

CS0

CS1

1K× 8位

1K× 8位

•••

•••

D7

•••

D0

WE

(2) 字扩展(增加存储字的数量)

?片

2片

用 1K×8位 存储芯片组成 2K×8位 的存储器

slide97
使用16K×8位的RAM芯片组成一个64K×8位的存储器。

分析:

①芯片的字数不够,需进行字扩展。

②共需芯片数目是64K÷16K=4。将4片RAM的地址线、数据线、读写线一一对应并联。

③出现地址线不够问题,如何解决?可以用高2位地址作为选片端。

④详细的连接见下图:

16k 8 ram 64k 8

CS

WE

CS

WE

CS

WE

CS

WE

CS

WE

16K×8位的RAM芯片组成一个64K×8位的存储器

10

地址端

地址端

地址端

地址端

slide99

例: 用64K×8b的存储器芯片组成512K×8b(512KB)的存储器。

采用字扩展方式,所需芯片数为:

= 8 片

每片芯片应有16根地址线:A0 - A15;计算机系统有20根地址线:

A0-A19,

8片芯片的地址线A15~A0分别连在一起同CPU的20位地址线中

A15~ A0相连;

采用全译码方式时,高4位地址线 A16~ A19通过译码器译码产生

16个片选信号,其中8个分别同8片芯片的片选信号连接;每片只有8位

数据线,8片芯片的8位数据线并联分别和CPU的数据线D7~D0相连。

采用字扩展法的存储器连接如图所示。

slide101
字扩展总结:
  • 特点:

地址空间的扩展。芯片每个单元中的字长满足,但单元数不满足。

  • 扩展原则:

每个芯片的地址线、数据线、读写控制线并联,仅片选端分别引出,以实现每个芯片占据不同的地址范围。

slide102

M N

L K

×

存储器容量扩展——字位扩展
  • 实际存储器往往需要在字向、位向两个方向同时扩展。
  • 一个存储器的容量为M×N位,若使用L×K位的存储芯片,则该存储器共需的芯片个数为:
  • 需解决:

芯片的选用、

地址分配与片选逻辑、

信号线的连接。

slide103

12根地址线

8根数据线

A11

片选

A10

译码

CS0

CS1

CS2

CS3

A9

A8

...

A0

1K×4

1K×4

1K×4

1K×4

1K×4

1K×4

1K×4

1K×4

D7

D0

WE

(3) 字、位扩展

用 1K×4位 存储芯片组成 4K×8位 的存储器

?片

8片

slide104

2. 存储器与 CPU 的连接

(1) 地址线的连接

(2) 数据线的连接

(3) 读/写命令线的连接

(4) 片选线的连接

(5) 合理选择存储芯片

(6) 其他 时序、负载

slide105

1片 2K×8位

0 1 1 0

0 1 1 0

0 0 0 0

1 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

ROM

2K×8位

0 1 1 0

0 1 1 0

0 1 1 1

1 0 1 1

1 1 1 1

1 1 1 1

1 1 1 1

1 1 1 1

1K×8位

RAM

2片1K×4位

例4.1解:

(1) 写出对应的二进制地址码

A15A14A13 A11 A10 … A7 … A4 A3 …A0

(2) 确定芯片的数量及类型

slide106

A15 A13 A11 A10 … A7 … A4 A3 …A0

1片 ROM

0 1 1 0

0 1 1 0

1 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

2K×8位

0 1 1 0

0 1 1 0

0 1 1 1

1 0 1 1

1 1 1 1

1 1 1 1

1 1 1 1

1 1 1 1

2片RAM

1K×4位

C

B

A

(3) 分配地址线

A10~ A0 接 2K×8位 ROM 的地址线

A9 ~ A0 接 1K×4位 RAM 的地址线

(4) 确定片选信号

slide107

A14

G1

Y5

G2A

A15

&

G2B

A13

MREQ

C

Y4

A12

B

A11

A

A10

A9

A0

2K×8位

PD/Progr

1K×4位

1K×4位

ROM

RAM

RAM

D7

D4

D3

D0

WR

例 4.1 CPU 与存储器的连接图

slide108

例4.2假设同前,要求最小 4K为系统

程序区,相邻 8K为用户程序区。

(1) 写出对应的二进制地址码

(2) 确定芯片的数量及类型

1片 4K×8位 ROM 2片 4K×8位 RAM

(3) 分配地址线

A11~ A0 接 ROM 和 RAM 的地址线

(4) 确定片选信号

slide109

例 4.3设 CPU 有 20 根地址线,8 根数据线。

并用 IO/M 作访存控制信号。RD 为读命令,

WR 为写命令。现有 2764 EPROM ( 8K × 8位 ),

外特性如下:

A12

A0

片选信号

CE

CE

允许输出

OE

PGM

OE

可编程端

PGM

D7

D0

用 138 译码器及其他门电路(门电路自定)画出 CPU和 2764 的连接图。要求地址为 F0000H~FFFFFH , 并

写出每片 2764 的地址范围。

2114 1k 4 sram 4k 8
2114(1K×4)SRAM芯片组成容量为4K×8的存储器

例4

用2114(1K×4)SRAM芯片组成容量为4K×8的存储器。

要求:

1、确定整个存储器所需的芯片数及芯片的分组情况 ;

2、确定存储器及每组芯片的地址范围;

3、说明地址线的分配方法,并画出存储器的结构图。

2114 1k 4 sram 4k 81

每组需2114(1K×4)SRAM 芯片2片,共4组。

位扩展2片芯片CS连在一起,4组字扩展CS要分开。

2114(1K×4)SRAM芯片组成容量为4K×8的存储器

分析:

1.计算芯片数

整个存储器所需要芯片数=(4×8)/ (1×4)=8片

先扩展位数,再扩展单元数。

2片1K×4

1K×8

8片

4组1K×8

4K×8

2114 1k 4 sram 4k 82
2114(1K×4)SRAM芯片组成容量为4K×8的存储器

2.地址分配与片选逻辑

芯片内的寻址系统(二级译码)

存储器寻址逻辑

芯片外的地址分配与片选逻辑

为芯片分配哪几位地址,以便寻找片内的存储单元

由哪几位地址形成芯片选择逻辑,以便寻找芯片

存储空间分配:

4KB存储器在16位地址空间(64KB)中占据任意连续区间。

2114 1k 4 sram 4k 83

64KB

1K×4

1K×4

1K×4

1K×4

1K×4

1K×4

1K×4

1K×4

2114(1K×4)SRAM芯片组成容量为4K×8的存储器

片选

芯片地址

A11 A10 A9……A0

0 0 0 …… 0

0 0 1 …… 1

0 1 0 …… 0

0 1 1 …… 1

4KB

1 0 0 …… 0

需12位地址寻址:

1 0 1 …… 1

1 1 0 …… 0

A11~A0

1 1 1 …… 1

低位地址分配给芯片,高位地址形成片选逻辑。

2114芯片为1K×4位,片内寻址需要10根地址线,为A0~A9

slide114

2114(1K×4)SRAM芯片组成容量为4K×8的存储器

芯片 芯片地址 片选信号 片选逻辑

1K

A9~A0

CS0

A11A10

1K

A9~A0

CS1

A11A10

1K

A9~A0

CS2

A11A10

1K

A9~A0

CS3

A11A10

整个存储器的地址范围:000H~FFFH

共分为4组,每组的地址范围为:

第一组:000H~3FFH

第二组:400H~7FFH

第三组:800H~BFFH

第四组:C00H~FFFH

2114 1k 4 sram 4k 84

11

10

01

00

2114(1K×4)SRAM芯片组成容量为4K×8的存储器

3.连接方式

(1)扩展位数

(2)扩展单元数

(3)连接控制线

(4)形成片选逻辑电路

slide116
例:某半导体存储器总容量4K×8位。其中固化区2K字节,选用EPROM芯片2716(2K×8位);工作区2K字节,选用SRAM芯片2114(1K×4/片)。地址总线A15~A0(低),双向数据总线D7~D0(低)。例:某半导体存储器总容量4K×8位。其中固化区2K字节,选用EPROM芯片2716(2K×8位);工作区2K字节,选用SRAM芯片2114(1K×4/片)。地址总线A15~A0(低),双向数据总线D7~D0(低)。
slide117

确定芯片:1块2716,4块2114,如图组织逻辑地址确定芯片:1块2716,4块2114,如图组织逻辑地址

  • 位扩展就是并联多个芯片的地址线,可以视为多组8位芯片
  • 字扩展就是确定片选信号,根据地址线总宽度和地址分配情况,确定片选信号产生逻辑
    • 芯片1:/A11
    • 芯片2:A11·/A10
    • 芯片3:A11·A10

设计目标:

4K×8的地址空间

2K×8

1K×4 1K×4

1K×4 1K×4

0000

07FF

0800

1K×8

0BFF

1K×8

0C00

0FFF

slide118
片选信号的产生逻辑—寻找地址空间的特征值
    • 4K空间需12位地址,A15~A12不用
    • 芯片1:0000~07FF,A10~A0全部占用为地址信号,A11始终为0,此空间外地址的A11必为1,故片选逻辑为/A11
    • 芯片2:0800~0BFF,A9~A0全部占用为地址信号,A11始终为1, A10始终为0,故片选逻辑为A11 ·/A10
    • 芯片3:0C00~0FFF,A9~A0全部占用为地址信号,A11始终为1, A10始终为1,故片选逻辑为A11 ·A10

字扩展:片选逻辑具有排他性,确保同一时刻只有一个芯片在工作

slide119

2K×8

1K×4 1K×4

1K×4 1K×4

0000

  • 设计结果
    • 芯片1使用11位地址A10~A0, A11用于片选
    • 芯片2、3都使用并联的10位地址A9~A0,并将A11、A10用于片选

07FF

0800

0BFF

0C00

0FFF

slide120

D7~4

D3~0

R/W

2716

2114

2114

CS0

CS2

CS1

2114

2114

A10~0

地址

A9~0

A9~0

A11

A11

A10

A11

A10

slide121
芯片级存储器逻辑图应表示出:
    • 所用存储芯片。
    • 各芯片的地址线。
    • 片选逻辑。 注意,芯片的片选信号一般是/CS,即低电平有效,设计往往先从逻辑命题真写出逻辑式
    • 数据线。数据总线是双向总线,数据通路宽度8位。ROM芯片数据为单向输出。RAM芯片为双向连接。2114每片4位,分别连到数据线D7~D4和D3~D0,两组拼接为8位。
    • 读/写控制R/W。2716没有R/W输入端,R/W信号只送至RAM芯片2114。
slide122

ROM芯片在联机工作中是只读不写,即单向输出,无WE线。ROM芯片在联机工作中是只读不写,即单向输出,无WE线。

RAM芯片可读可写,双向连接。

思考题:

用8K×8位的ROM芯片和8K×4位的RAM芯片组成存储器,按字节编址,其中RAM的地址为2000H~7FFFH,ROM的地址为C000H~FFFFH,画出此存储器组成结构图及与CPU的连接图。

解题提示:

slide123

1.计算容量和芯片数

RAM区:地址范围展开为 0010 0000 0000 0000

0010 0000 0000 0000

RAM单个芯片的容量为8K=213

0111 1111 1111 1111

0111 1111 1111 1111

高位地址A15A14A13为001~011,RAM的容量为8K×3=24K,

需要8K×4位的RAM芯片6片。

ROM区:末地址-首地址=FFFFH -C000H=3FFFH

所以ROM的容量为214=16K,需要8K×8位的ROM芯片2片。

ROM的地址范围展开为

1100 0000 0000 0000

1111 1111 1111 1111

高位地址A15A14A13为110~111

slide124

64KB

8K×4

8K×4

8K×4

8K×4

1 1 1

1 1 1

0 1 1

0 1 1

0 1 0

0 1 0

8K×4

8K×4

8K×8

8K×8

CS2 A15A14A13

CS1 A15A14A13

CS6 A15A14A13

CS3 A15A14A13

A15A14A13A12……A0

0 0 1 0 …… 0

RAM

40KB

需16位地址寻址:

0 0 11 …… 1

1 1 00 …… 0

ROM

1 1 01 …… 1

A15~A0

低位地址分配给芯片,高位地址形成片选逻辑。

选用3:8译码器(74LS138)

片选信号 片选逻辑

CS7 A15A14A13

slide125

L 1 = D + C ( D≥C )

L = 3

具有 一位 纠错能力

六、存储器的校验

1 . 编码的最小距离

任意两组合法代码之间 二进制位数 的 最少差异

编码的纠错 、检错能力与编码的最小距离有关

L —— 编码的最小距离

D —— 检测错误的位数

C —— 纠正错误的位数

汉明码是具有一位纠错能力的编码

slide126

2i ( i = 0,1,2 ,3 , )

2 . 汉明码的组成

组成汉明码的三要素

汉明码的组成需增添 ?位检测位

2k≥n + k + 1

检测位的位置 ?

检测位的取值 ?

检测位的取值与该位所在的检测“小组” 中

承担的奇偶校验任务有关

slide127

C1检测的 g1 小组包含第 1,3,5,7,9,11,

C2检测的 g2小组包含第 2,3,6,7,10,11,

C4检测的 g3小组包含第 4,5,6,7,12,13,

C8检测的 g4小组包含第 8,9,10,11,12,13,14,15,24,

各检测位 Ci所承担的检测小组为

gi小组独占第 2i-1位

gi和 gj小组共同占第 2i-1 + 2j-1位

gi、gj和 gl小组共同占第 2i-1 + 2j-1 + 2l-1位

slide128

二进制序号

1 2 3 4 5 6 7

名称

0

1 0 1

例4.4

求 0101 按 “偶校验” 配置的汉明码

解:

∵ n = 4

根据 2k≥ n + k + 1

得 k = 3

汉明码排序如下:

C1 C2 C4

0

1

0

∴ 0101 的汉明码为0100101

slide129

1 2 3 4 5 6 7

二进制序号

名称

C1= 3 5 7 = 1

0

0 1 1

C2= 3 6 7 = 0

C4= 5 6 7 = 0

练习1

按配偶原则配置 0011 的汉明码

解:

∵ n = 4 根据 2k≥ n + k + 1

取 k = 3

C1 C2 C4

1 0 0

∴ 0011 的汉明码为1000011

slide130

P1 = 1 3 5 7

P2 = 2 3 6 7

P4 = 4 5 6 7

3. 汉明码的纠错过程

形成新的检测位 Pi,

其位数与增添的检测位有关,

如增添 3 位 (k = 3),

新的检测位为 P4 P2 P1。

以 k = 3 为例,Pi的取值为

C1

C2

C4

对于按 “偶校验” 配置的汉明码

不出错时 P1= 0,P2 = 0,P4 = 0

slide131

已知接收到的汉明码为 0100111

(按配偶原则配置)试问要求传送的信息是什么?

P1= 1 3 5 7 = 0

P2= 2 3 6 7 = 1

P4= 4 5 6 7 = 1

例4.5

解:

纠错过程如下

无错

有错

有错

∴P4P2P1 = 110

第 6 位出错,可纠正为 0100101,

故要求传送的信息为0101。

slide132

写出按偶校验配置的汉明码

0101101 的纠错过程

P4 = 4 5 6 7 = 1

P2 = 2 3 6 7 = 0

P1 = 1 3 5 7 = 0

练习3

按配奇原则配置 0011 的汉明码

练习2

第 4位错,可不纠

∴ P4 P2 P1 = 100

配奇的汉明码为 0101011

slide133

W位

单字长寄存器

主存控制器

W位

W位

W位

W位

数据寄存器

. . .

存储体

. . .

地址寄存器

七、提高访存速度的措施

  • 采用高速器件
  • 采用层次结构 Cache –主存
  • 调整主存结构

1. 单体多字系统

增加存储器的带宽

slide134

地址

M0

M1

M2

M3

00 0000

01 0000

10 0000

11 0000

00 0001

01 0001

10 0001

11 0001

00 1111

01 1111

10 1111

11 1111

体号

体号

体内地址

2. 多体并行系统

(1) 高位交叉

顺序编址

slide135

地址

M0

M1

M2

M3

n

2n

3n

0

n+1

2n+1

3n+1

1

n-1

2n-1

3n-1

4n-1

地址译码

体号

体内地址

(1) 高位交叉

各个体并行工作

体号

slide136

地址

M0

M1

M2

M3

0000 00

0000 01

0000 10

0000 11

0001 00

0001 01

0001 10

0001 11

1111 00

1111 01

1111 10

1111 11

体内地址

体号

(2) 低位交叉

各个体轮流编址

slide137

地址

M0

M1

M2

M3

0

1

2

3

5

6

7

4

4n-4

4n-3

4n-2

4n-1

地址译码

体号

体内地址

(2) 低位交叉 各个体轮流编址

体号

slide138

单体

访存周期

单体

访存周期

时间

低位交叉的特点

在不改变存取周期的前提下,增加存储器的带宽

启动存储体 0

启动存储体 1

启动存储体 2

启动存储体 3

slide140

节拍

发生器

控制线路

主脉冲

Q

Q

存控标记

触发器

排队器

CM

来自各个请求源

(3) 存储器控制部件(简称存控)

易发生代码

丢失的请求源,优先级

最高

严重影响 CPU

工作的请求源,

给予 次高 优先级

slide141

3.高性能存储芯片

(1) SDRAM (同步 DRAM)

在系统时钟的控制下进行读出和写入

CPU 无须等待

(2) RDRAM

由 Rambus 开发,主要解决 存储器带宽 问题

(3) 带Cache的DRAM

在 DRAM 的芯片内 集成 了一个由 SRAM组成的 Cache,有利于 猝发式读取

slide142

CPU

缓存

主存

4.3 高速缓冲存储器

一、概述

1. 问题的提出

避免 CPU “空等” 现象

CPU 和主存(DRAM)的速度差异

容量小

速度高

容量大

速度低

程序访问的局部性原理

slide143

主存储器

主存块号

标记

Cache

缓存块号

0

0

字块 0

字块 0

1

1

字块 1

字块 1

2c-1

2m-1

字块 M-1

字块 C-1

~

~

~

~

~

~

~

~

n位

m位

b位

c位

b位

主存块号

块内地址

缓存块号

块内地址

M块

C块

B个字

B个字

2. Cache 的工作原理

4.3

(1) 主存和缓存的编址

主存和缓存按块存储 块的大小相同

B为块长

slide144

缓存共有 C块

主存共有 M块

命中

未命中

4.3

(2) 命中与未命中

M >> C

主存块 调入 缓存

主存块与缓存块 建立 了对应关系

用 标记记录 与某缓存块建立了对应关系的 主存块号

主存块 未调入 缓存

主存块与缓存块 未建立 对应关系

slide145

4.3

(3) Cache 的命中率

CPU 欲访问的信息在 Cache 中的 比率

命中率 与 Cache 的 容量 与 块长 有关

一般每块可取 4 ~ 8 个字

块长取一个存取周期内从主存调出的信息长度

CRAY_1 16体交叉 块长取 16 个存储字

IBM 370/168 4体交叉 块长取 4 个存储字

(64位×4=256位)

slide146

访问 Cache 的时间

e = × 100%

平均访问时间

tc

e = × 100%

h×tc+ (1-h)× tm

4.3

(4) Cache –主存系统的效率

效率 e与 命中率 有关

设 Cache 命中率 为 h,访问 Cache的时间为 tc,

访问 主存 的时间为 tm

slide147

4.3

3. Cache 的基本结构

由CPU完成

主存Cache

地址映射

变换机构

Cache

替换机构

Cache

存储体

slide148

开始

CPU发出访问地址

命中?

Cache满?

访问Cache

取出信息送CPU

访问主存

取出信息送CPU

执行替换算法

腾出空位

将新的主存块

调入Cache中

结束

4.3

4. Cache 的 读写 操作

cache

图4 -40 cache原理图

Cache的基本原理
  • 读操作
    • CPU发送地址到Cache/主存
    • Cache命中则直接读出数据
    • 否则主存将数据送至CPU和Cache

主存 →Cache

以块为单位,即:复制目标存取字在内的一块数据

目的:下次读取时可以直接访问Cache

slide150

4. Cache 的 读写 操作

4.3

Cache 和主存的一致性

  • 写直达法(Write –through)

写操作时数据既写入Cache又写入主存

写操作时间就是访问主存的时间,读操作时不

涉及对主存的写操作,更新策略比较容易实现

  • 写回法(Write –back)

写操作时只把数据写入 Cache 而不写入主存

当 Cache 数据被替换出去时才写回主存

写操作时间就是访问 Cache 的时间,

读操作 Cache 失效发生数据替换时,

被替换的块需写回主存,增加了 Cache 的复杂性

slide151

4.3

5. Cache 的改进

(1) 增加 Cache 的级数

片载(片内)Cache

片外 Cache

(2) 统一缓存和分立缓存

指令 Cache

数据 Cache

与主存结构有关

与指令执行的控制方式有关

是否流水

Pentium 8K 指令 Cache 8K 数据 Cache

PowerPC620 32K 指令 Cache 32K 数据 Cache

cache1
Cache的基本原理
  • 程序局部性原理

CPU访问存储器时,无论是取指令还是存取数据,所访问的存储单元都趋于聚集在一个较小的连续区域中。

  • 两种不同类型的局部性
    • 时间局部性(Temporal Locality):如果一个信息项正在被访问,那么在近期它很可能还会被再次访问。程序循环、堆栈等是产生时间局部性的原因。
    • 空间局部性(Spatial Locality):在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的。指令的顺序执行、数组的连续存放等是产生空间局部性的原因。
cache2
Cache的基本原理
  • 帕雷托法则(Pareto principle),也称为80/20法则,此法则指在众多现象中,80%的结果取决于20%的原因,而这一法则在很多方面被广泛的应用。
  • 在计算机科学里,帕雷托法则可借由观察80%的资源是由20%所操作使用,来最佳化资源。在软件工程上,常有接近90%的电脑程序执行次数花费在10%的程式源代码执行。在图书资讯学里,一间图书馆的20%馆藏是由80%的读者所借阅。
cache3

图4 -40 cache原理图

Cache的基本原理
  • Cache的组成
    • 基于SRAM的存储实体
    • 硬件控制逻辑
  • 存取单位
    • CPU与Cache之间的数据交换以字为单位
    • Cache与主存之间的数据交换以块为单位,一个块由若干字组成,是定长的。
cache4
Cache的基本原理

主存

  • 数据块
    • Cache与主存之间的数据交换单位
    • 主存单元的逻辑划分
    • 主存中的块对应Cache中的行,二者长度相等且固定—一一对应
    • 数据字地址被划分为块号/行标记和块/行内部地址两部分

Cache

标记

命中:地址的块号与某一行的行标记匹配

cache5
主存与Cache的地址映射

主存

Cache

?

标记

slide157

t位

Cache存储体

主存储体

字块0

字块0

0

标记

字块 0

字块 0

字块1

*

标记

字块 1

1

字块2c-1

字块2c

字块2c

2c-1

标记

字块 2c-1

比较器(t位)

字块2c+1

=

字块2c+1-1

主存字

块标记

Cache

字块

主存地址

字块2c+1

字块2c+1

字块地址

内地址

有效位=1?

c位

b位

t位

字块2m-1

不命中

m位

命中

4.3

二、Cache –主存的地址映射

1. 直接映射

i = jmodC

每个缓存块i 可以和 若干 个 主存块 对应

每个主存块j只能和 一 个 缓存块 对应

cache6
主存与Cache的地址映射
  • 直接映射实例

主存为1MB,划分2048块;Cache容量为8KB,直接映射Cache如何设计?

    • 主存容量为1MB,块内容量512B。Cache容量为8KB,行容量为512B,共16行。
    • 主存可以划分为2048/16=128个区,每区含16块。总地址为20位;其中块内地址9位,4位地址作为区内编号(地址),高7位作为区编号。区编号作为行标记存储。
slide159
主存地址

i = j mod n相当于将主存的地址空间按Cache的空间大小分区,每

个区内可按Cache块号编号,这样主存地址结构如下:

主存块号

“区号”作为标记(表示为Tag)存放在“地址映像表”中,用于判断是否命中;

“块号”是区内块号,同Cache块号,用于直接查“地址映像表”(用作查表索引),以及在Cache中进行“块寻址”;

“块内地址”用于在块内选择字或字节(表示为BS);

例如 一块有1024个字(16位)或字节,则块内地址为10位(1024个字

节)或11位(1024个字)。在上例中,主存地址中区号为5位,块号为

3位,块内地址为10位(块内字地址)共18位。

slide160

直接映像的访存过程

访存过程以图表示。

slide161

直接映像方式下的Cache内容由调入数据块的数据和调入块的主存直接映像方式下的Cache内容由调入数据块的数据和调入块的主存

区号(称为“标记”)组成。

访问存储器时给出主存地址,由区号(标记)、块号和块内地址

组成,以块号到Cache中检索到该块号所对应块,取出标记部分同主存

地址中的标记(区号)送比较器进行比较:

若相等,说明被命中,由该块号加上块内地址构成的Cache地址访

问Cache。

若不等,说明未被命中,则以主存地址访问主存,并把主存中该

块数据调入填补空块(直接映像只能调入指定块内,不需要采用替换

策略)或替换原有的副本,且修改标记值。

slide162
例4-1:设在直接映像的Cache中,主存地址的区号5位,块号3位,CPU访存过程中,依次访问主存单元高8位地址为:例4-1:设在直接映像的Cache中,主存地址的区号5位,块号3位,CPU访存过程中,依次访问主存单元高8位地址为:

00010110,00011010,00010110,00011010,00010000,00000 011,00010000,00010010。

要求写出每次访问后Cache中的内容。

解:(1) 开始工作时Cache的初始状态如表

slide163

Cache中块地址为110的块内无数据—有效位为N,未命中,访问主存,将主存块号00010110的内容调入Cache 块地址为110的数据段中后,Cache中块地址为110的有效位写为Y,标记字段写入00010。Cache内容如下表所示,((00010110)表示块内容)。

(2) 访问0010110,

Y

00010

(00010110)

slide164

Cache中块地址为010的块内无数据——有效

位为N,未命中,访问主存,将主存块号00011010的内容调入Cache

块地址为010的数据段中后,Cache中块地址为010的有效位写为Y,

标记字段写入00011,Cache内容如下表所示,((00011010)表示块

内容)。

(3)访问00011010,

Y

00011

(00011010)

slide165
(4) 访问00010110命中,访问Cache,Cache中内容不变;

(5) 访问00011010命中,访问Cache,Cache中内容不变;

slide166

Cache中块地址为000的块内无数据——有效

位为N,未命中,访问主存,将主存块号00010000的内容调入Cache

块地址为000的数据段中后,Cache中块地址为000的有效位写为Y,标

记字段写入00010,Cache内容如下表所示。,((0001000)表示块

内容)。

(6) 访问00010000,

Y

00010

(00010000)

slide167

Cache中块地址为011的块内无数据—有效位

为N,未命中,访问主存,将主存块号00000011的内容调入Cache 块地

址为011的数据段中后,Cache中块地址为011的有效位写为Y,标记字

段写入00000,Cache内容如下表所示。

(7) 访问00000011,

Y

00000

(00000011)

slide168
(8)访问00010000命中,访问Cache,Cache中内容不变;(8)访问00010000命中,访问Cache,Cache中内容不变;
slide169

(9)访问00010010,

Cache中块地址为010的块标记为00011≠00010

,未命中,访问主存,以(00010010)替换(00011010),修改标记

为00010,Cache内容如表所示。

00010

(00010010)

slide171
直接映像的特点

直接映像的地址变换速度快;

不涉及替换策略;

实现的硬件简单,成本低;

缺点是每一主存块只能调入Cache中某一指定的区域,块冲突的概率高,Cache的效率低;

slide172

Cache 存储器

主存储器

m=t+c

字块0

字块0

标记

字块0

字块1

字块1

标记

字块2c-1

标记

字块2c-1

主存地址

字块2m-1

主存字块标记

字块内地址

m = t + c位

b位

4.3

2. 全相联映射

主存 中的 任一块 可以映射到 缓存 中的 任一块

cache7
主存与Cache的地址映射
  • 全相联映射实例

主存为1MB,划分2048块;Cache容量为8KB,全相联Cache如何设计?

    • 主存容量为1MB,块内容量512B。主存地址为20位;其中块地址11位,块内地址9位。
    • Cache容量为8KB,行容量为512B,共16行。行内地址9位。
    • Cache中各行标记为11位,对应主存中的数据块编号(地址)。
slide174

全相联映像下的访存过程

访存过程 以图表示。

slide175
Cache由存放从主存调入的数据和调入块的主存块号(作为“标记”)组成;CPU访问存储器时,给出由“主存块号”及“块内地址”组成的主存地址。将主存地址中的标记依次分别同Cache中的各标记送比较器比较:

若有一个相等,说明被命中,由主存块号转换为Cache块号,同

主存地址中的块内地址组合为Cache地址访问Cache;

若无一个相等,说明未被命中,则以主存块地址访问主存,并

在Cache中各块未充满情况下,则将该块数据调入到Cache 任意空

块中,或在Cache中各块都已充满情况下,则采用一定的替换算法

替换掉Cache中某一块,然后把该块的主存块号作为新标记写入到

Cache中该块的标记处以修改标记。

slide176
全相联映像的特点

全相联映像在Cache中各块全部装满时才会出现块冲突,可以灵活地进行块的分配,所以块冲突概率低;

Cache的利用率高;

标记检查速度慢,控制复杂,比较电路较难实现;

用硬件来实现替换算法;

适用于容量较小的Cache中,使参与比较的标记较少、比较电路相应简单、检索速度也不会太长。

slide177
例:设在全相联映像的Cache中,主存地址块号8位,Cache块号3位,CPU在访存过程中依次访问主存单元的高8位地址为:例:设在全相联映像的Cache中,主存地址块号8位,Cache块号3位,CPU在访存过程中依次访问主存单元的高8位地址为:

00010110,00011010,00010110,00011010,00010000,00000011,00010000,00010010。

要求画出全相联映像下完成上述访问后Cache的调入块的分配情况,并同直接映像的分配情况作对比。

解:为简单起见,把被访问的8个主存单元的块地址依次用十进制表示

为:22、26、22、26、16、3、16、18,省略Cache标记等,根据例4-1的

分析,可画出直接映像方式下Cache中的块分配情况如图4-19所示,第8

次访问时,虽然Cache中8块仅装入了4块,但还是发生了块冲突,因为18

mod 8 = 26 mod 8必须进行替换操作。

slide179
同样,可画出全相联映像方式下Cache中的块分配情况如图4-20所示,从图可见,8次访问后,Cache未被装满,不会发生块冲突。同样,可画出全相联映像方式下Cache中的块分配情况如图4-20所示,从图可见,8次访问后,Cache未被装满,不会发生块冲突。

22

22

26

22

26

22

26

22

26

16

22

26

16

3

22

26

16

3

22

26

16

3

18

slide180

主存储器

Cache

共 Q组,每组内两块(r = 1)

字块0

字块0

0

标记

字块 0

字块 0

标记

字块 1

字块 1

字块1

标记

字块 2

标记

字块 3

1

字块2c-r-

1

字块2c-r

字块2c-r

2c-r-1

标记

字块 2c-2

标记

字块 2c-1

字块2c-r +1

主存地址

主存字块标记

组地址

字块内地址

q =c-r位

b位

s = t + r位

字块2c-r+1

字块2c-r+1

m位

字块2m-1

全相联映射

直接映射

4.3

3. 组相联映射

i = jmodQ

某一主存块j按模 Q映射到 缓存 的第 i组中的 任一块

cache8
主存与Cache的地址映射
  • 组相联映射实例

主存为1MB,划分2048块;Cache容量为8KB,组相联Cache如何设计? (假设每组包含2行,即2路组相联Cache)

    • 主存容量为1MB,块内容量512B。Cache容量为8KB,行容量为512B,共16行,8组。
    • 主存可以划分为2048/8=256个区。总地址为20位;其中块内地址9位, 3位地址为组编号, 高8位地址作为区编号(组内块编号)。区编号作为行标记存储。
slide182

主存和Cache的地址结构

组相联映像中主存地址结构为:

Cache地址结构为:

Cache地址中块内地址和组号部分直接取自主存地址。组内地址即

组内块号是查找地址映像表的结果。

slide183

组相联地址映像表又称为“块表”。用来检索Cache是否被命中,组相联地址映像表又称为“块表”。用来检索Cache是否被命中,

形成命中块的Cache地址, “块表”如下图所示。

检索标记包括二部分:

区号标记和组内块号标记。

slide184

访存时,根据主存地址中组号在“地址映像表”中的该组对应的表项中 ,查找有无和主存地址的区号和组内块号相同的主存区号标记和组内块号标记:

若有,表示Cache被命中,将对应的Cache块号取出,形成Cache

地址访问Cache。

若无,表示Cache未被命中,在对主存进行访问同时,将主存中对

应块调入Cache中相应组的一块中,并在地址映像表中对应Cache块

号标记处写入主存区号、组内块号,改变地址映像关系。

主存块存入Cache中哪一组是由直接映像规定的,关于存入该组中

哪一块是由全相联映像规定,这里也涉及替换操作及替换算法。

slide185
设两路组相联映像Cache中,主存块地址(块号)8位,Cache块号3位,分区分组情况同图4-21,CPU在访存过程中,依次访问主存单元的两8位地址(块地址)为: 00010110(22),00011010(26),00010110(22),00011010(26),00010000(16),00000011(3),00010000(16),00010010(18)。

要求画出两路组相联映像下完成上述访问后,Cache内调入块的分配情况。

解(1)访问00010 11 0(22)

8位地址中最高5位“00010”为区号,次2位“11”为组号,末位“0”为组内块号。

开始时,Cache内8块都是空的,未命中,访问主存,将主存的第22块数据块内容调入Cache中3组0块,即Cache块地址(块号)“6”;并在地址映像表中Cache块块号为“6”(110)对应区号标记和组内块号标记分别写入00010和0。

slide188
(2)访问0001101 0(26), 同理,将26块内容调入1组0块,

Cache块地址“2”。

26

slide190

(3) 访问 00010 11 0 (22)

在地址映象表的 3 组对应的标记中查到Cache中第6块的区号为

00010和组内块号为0 ,表明副本在Cache中,命中,从表中查得

Cache块号为 110 ,可进行访问。

(4) 访问 00011 010(26)

查得1组中区号为00011,副本在Cache中,命中。

slide191

(5)访问00001000(16)

未命中,调入到Cache0组0块,Cache块地址“0”;

(6)访问00000011(3)

未命中,调入到1组,但1组0块已满,1块尚空,调入到1块,

Cache块地址“3”;

16

16

26

3

22

slide192
(7)访问00010 00 0(16)

查得0组中区号为2,副本在Cache中,命中。

(8)访问00010 01 0(18)

Cache中1组已满,0块中存放3区(26)及1块存放0区(3)的数

据块。发生块冲突,访问主存替换1组中任一个,现替换0块(FIFO

替换),得下图分配情况。

18

slide193

4、组相联映像的特点

组内是全相联映像,组间是直接映像。

组内的容量为1块时即为直接映像;

组的容量为Cache块容量时(只有1组)即为全相联映像。

slide194
全相联和组相联可提高命中率,但要涉及替换算法,要应用复杂的多路比较器,硬件电路复杂并使映像速度降低;全相联和组相联可提高命中率,但要涉及替换算法,要应用复杂的多路比较器,硬件电路复杂并使映像速度降低;

直接映像的硬件电路较简单,无需考虑替换策略,映像速度快,但命中率较低,易发生块冲突。

在计算机系统中,大容量高速Cache采用直接映像,小容量较低速的Cache采用组相联映像和全相联映像。

slide195

直接

全相联

组相联

4.3

三、替换算法

1. 先进先出 ( FIFO )算法

2. 近期最少使用( LRU)算法

小结

不灵活

成本高

某一 主存块 只能固定 映射到 某一 缓存块

某一 主存块 能 映射到 任一 缓存块

某一 主存块 只能 映射到 某一 缓存 组 中的 任一块

slide196

(1) 记录密度

道密度 Dt

位密度 Db

(2) 存储容量

(3) 平均寻址时间

寻址时间

磁头读写时间

(4) 数据传输率

(5) 误码率

4.4 辅助存储器

一、概述

1. 特点

不直接与 CPU 交换信息

2. 磁表面存储器的技术指标

C = n ×k ×s

寻道时间 + 等待时间

辅存的速度

Dr=Db× V

出错信息位数与读出信息的总位数之比

slide197

写线圈

写线圈

铁芯

I

I

磁通

磁层

N

S

S

N

局部磁化单元

载磁体

局部磁化单元

写入“0”

写入“1”

4.4

二、磁记录原理和记录方式

1. 磁记录原理

slide198

读线圈

读线圈

铁芯

磁通

磁层

N

S

S

N

运动方向

运动方向

f

f

s

s

e

e

t

t

读出 “0”

读出 “1”

4.4

1. 磁记录原理

slide199

位周期

T

0

1

1

1

0

0

0

1

0

数据序列

RZ

NRZ

NRZ1

PM

FM

MFM

4.4

2. 磁表面存储器的记录方式

slide200

数据序列

0

1

1

0

0

1

0

驱动电流

磁通变化

感应电势

同步脉冲

读出代码

4.4

例NRZ1 的读出代码波形

slide201

磁 盘 控 制 器

磁 盘 驱 动 器

主 机

盘 片

4.4

三、硬磁盘存储器

1. 硬磁盘存储器的类型

(1) 固定磁头和移动磁头

(2) 可换盘和固定盘

2. 硬磁盘存储器结构

slide202

主轴

定位驱动

数据控制

磁盘

主轴

磁头

音圈

电机

读写臂

传动机构

由磁盘控制

位置检测

模拟控制

器送来的目

定位驱动

标磁道信号

闭环自动控制系统

4.4

(1) 磁盘驱动器

slide203

磁盘控制器 是

对主机

主机与磁盘驱动器之间的 接口

对硬盘(设备)

4.4

(2) 磁盘控制器

  • 接收主机发来的命令,转换成磁盘驱动器的控制命令
  • 实现主机和驱动器之间的数据格式转换
  • 控制磁盘驱动器读写

通过总线

(3) 盘片

由硬质铝合金材料制成

slide204

硬盘

软盘

固定、活动

活动

浮动

接触盘片

固定盘、盘组

大部分不可换

可换盘片

4.4

四、软磁盘存储器

1. 概述

速度

磁头

盘片

价格

环境

苛刻

slide205

读/写磁头访问槽

主轴孔

写保护口

保护套

衬里/清洁材料

实际的软盘片

4.4

2. 软盘片

由聚酯薄膜制成

slide206

第一代光存储技术

第二代光存储技术

4.4

五、光盘存储器

1. 概述

采用光存储技术

利用激光写入和读出

采用非磁性介质

不可擦写

采用磁性介质

可擦写

2. 光盘的存储原理

只读型和只写一次型

热作用(物理或化学变化)

可擦写光盘

热磁效应

slide207
主存与辅存之间的关系
  • 主存:(半导体存储器组成)
    • 优:速度快
    • 缺:容量受限,单位成本高, 断电丢失信息。
  • 辅存:(光盘,磁盘)
    • 优:容量大,信息长久保存,单位成本低.
    • 缺:存取速度慢
  • CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存。
  • 辅存只与主存进行数据交换
slide208
虚拟存储器

辅存

主存

slide209
虚拟存储器
  • 定义(作用)
    • 内存-外存层次。
    • 以透明的方式给用户提供一个比实际主存空间大得多的程序地址空间。
  • 虚拟地址:程序的逻辑地址
  • 虚拟地址空间:程序的逻辑地址空间
  • 实存地址:主存的物理地址
slide210
虚拟存储器
  • 工作原理——程序局部性
    • 程序中最近常用的部分驻留在高速存储器中
    • 这部分变得不常用时,被送回低速存储器中
    • 替换过程由硬件或操作系统完成,用户透明
    • 力图使存储系统的性能接近高速存储器,价格接近低速存储器

虚拟存储器与Cache

主存—辅存层次与“主存—Cache”层次具有相似性

slide211
虚拟存储器
  • 特点
    • 一个容量非常大的存储器的逻辑模型
    • 不是任何实际的物理存储器
    • 相当于借助磁盘等辅存来扩大主存容量

本质:用辅存实现主存功能,程序以访问主存的方式运行,以及访问虚拟空间,实际访问的数据可能位于辅存,需要按需装入主存

slide212
相关概念
    • 逻辑地址(虚拟地址):程序员编程以及CPU通过指令访问内存所用的程序地址,其寻址空间完全由指令中的地址码长度决定,如地址码32位,寻址空间可过4G。
    • 物理地址(真实地址):内存实际提供的地址,其可寻址空间大小完全由内存容量决定。
    • 辅存地址:磁盘地址空间。
    • 形式地址、有效地址、指令的地址、指令中的地址。
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虚拟存储器
  • Cache的数据交换单位
    • 行,内存块
  • 虚拟存储器的基本信息传送
    • 地址变换:虚拟地址的可寻址空间远大于内存的可寻址空间,于是出现了虚拟存储器必须解决的问题----虚实地址变换如何实现?
    • 段、页、段页
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