Projeto Héracles
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Autores Bruno Holanda { [email protected] } Rodrigo Camarotti { [email protected] } PowerPoint PPT Presentation


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Projeto Héracles. Autores Bruno Holanda { [email protected] } Rodrigo Camarotti { [email protected] } Rodrigo Pimentel { [email protected] } Rômulo Bruno { [email protected] } Centro de Informática – UFPE. Implementação das funcionalidades básicas de um analisador de sinais e espectro.

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Autores Bruno Holanda { [email protected] } Rodrigo Camarotti { [email protected] }

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Presentation Transcript


Autores bruno holanda bhtcd cin ufpe br rodrigo camarotti rcfr cin ufpe br

Projeto Héracles

Autores

Bruno Holanda [email protected]}

Rodrigo Camarotti [email protected]}

Rodrigo Pimentel [email protected]}

Rômulo Bruno [email protected]}

Centro de Informática – UFPE


O projeto

Implementação das funcionalidades básicas de um analisador de sinais e espectro.

O que é um analisador de sinais e espectro?

Dispositivo usado para medir, visualizar e analisar sinais elétricos e examinar a composição espectral de formas de ondas elétricas, acústicas ou ópticas.

Como?

Com algumas funcionalidades de um osciloscópio

Usando a Fast Fourier transform (FFT) para colocar a forma de onda no domínio da freqüência.

O Projeto


Por que um analisador

Análises Médicas

EEG, ECG, EMG, EOG, ...

Defeitos na retina

Análise das vibrações de instrumentos musicais

Detecção de Aromas

Uso FFT para reconhecer padrões para identificar subtâncias químicas.

Por que um analisador ?


Por que um analisador1

Por que um analisador ?

  • Geologia

    • Medir e armazenar ondas sísmicas

  • Processamento de sinal digital

  • Comunicações

  • Astronomia

  • Óptica


O analisador

O Analisador


Circuito anal gico

Circuito Analógico

  • Recebe sinais analógicos de entrada e dá como saída uma representação digital de 8 bits desse sinal.


Restri es do conversor a d

Restrições do conversor A/D

  • O conversor A/D utilizado foi o ADC0804 que possui algumas restrições

    • Ocasionaram o adicionamento de alguns dos módulos mostrados na figura anterior

    • Converte sinais com amplitude entre 0 e 5 volts. Em função dessa restrição um circuito de deslocamento(Displacement) foi adicionado na entrada do circuito

    • O conversor tem um tempo de conversão de 100µs, ou seja ele possui uma freqüência de 10kHz.

  • Passa–baixa com uma freqüência de corte em torno de 3kHz.


Amplificador

Amplificador

  • Usado para podermos lidar com sinais de pequena amplitude

    • Facilitando assim a conversão desse sinais, já que sinais de baixa amplitude dificultariam a conversão pelo conversor A/D.

    • Amplificação de 6 vezes a amplitude do sinal de entrada.


Conversor a d

Conversor A/D

  • Funciona no modo free–running

    • Começa uma conversão e, assim que a termina, inicia outra sem a necessidade de qualquer comando

  • O resultado da conversão é um inteiro de 8 bits, que é passado para o FPGA


Dip switches

Dip Switches

  • Falta de dip switches no FPGA utilizado

    • Construído um circuito que possui três switches, necessários para a entrada do sistema.


O controle

O Controle

  • Fluxo de projeto


Modelagem comportamental

Modelagem Comportamental

  • Descreve as funcionalidades do projeto (algoritmo)

  • Independente de tecnologia e arquitetura de implementação

  • Não descreve FSM ou recursos, pois isso é feito pela síntese comportamental.

  • A síntese comportamental possibilita a automação do processo de síntese de circuitos digitais

    • Aumentando a produtividade

    • Diminuindo erros

    • Proporcionando a exploração de várias arquiteturas.


O cynthesizer

O Cynthesizer

  • Ferramenta de síntese comportamental

    • SystemC comportamental Verilog RTL sintetizável

  • Voltado para aplicações orientada a algoritmos e que não tenham predominância de entradas e saídas condicionais

    • Módulos nos quais dados de entrada são processados por algum algoritmo conhecido (ex.:FFT) e então repassados a um outro circuito


O cynthesizer1

O Cynthesizer

  • Mesmo testebench para todos o níveis de abstração

    • Comportamental, SystemC RTL e Verilog RTL

  • Possibilita otimizações de latência e/ou de área, sem mudanças no código fonte


As otimiza es

As Otimizações

  • Duas maneiras para especificar as otimizações:

    • Diretivas

      • Incluir no código SystemC para afetar partes específicas do mesmo

    • Linhas de comando

      • Especificar globalmente para atingir o projeto como um todo

      • Especificar para uma específica configuração de síntese comportamental


As otimiza es1

As Otimizações

  • Dicas de como otimizar o programa mudando algumas partes do código.


As otimiza es2

As Otimizações


As otimiza es3

As Otimizações


As otimiza es4

As Otimizações

  • Latência

  • Área


A prototipa o

A Prototipação

  • Foi usada ferramentas da Altera,o Quartus II 4.1 e o FPGA Altera Stratix II EP2S60F672C5ES

  • FPGA 50MHz

  • Com o uso de um divisor de frequência

    • Frequência 12.5MHz

    • Clock 80ns


A paralela

A Paralela

  • Modo EPP:

  • Pinos utilizados:

    • 2 – 9 -> para receber dados.

    • 11 - wait: sent_data.

    • 14 - data strobe: display_ready.

    • 18 - 25 –> ground.


Prote o da paralela

Proteção da Paralela

  • Restringi o valor da corrente que é passada para a paralela

    • Utilização do buffer 74HC244N que apenas recebe um sinal (0 ou 5 volts) e o repassa com um valor de corrente que a paralela aceita.


O protocolo de handshake

O Protocolo de Handshake

  • Alta freqüência de trabalho do FPGA (~15MHz).

  • Leitura da paralela no modo EPP tem taxa de transferência na faixa de 500KB/S a 2MB/S.

  • Dispositivos trabalham em freqüências distintas.

  • Necessidade de transmissão assíncrona.

  • Controle preciso para troca de informações entre a paralela e o FPGA.


O protocolo de handshake1

O Protocolo de Handshake

  • Display_ready: interface pronta para receber dados

  • Sent_data: dados enviados pelo FPGA

  • Data: byte enviado pelo FPGA.


O protocolo funcional

O Protocolo Funcional

  • Define semântica para os dados enviados pelo FPGA.

  • Dados possíveis:

    (0x00) modo trigger,

    (0x20) sensibilidade vertical,

    (0x40) base de tempo,

    (0x60) posição trigger,

    (0x80) amostras,

    (0xC0) nível trigger,

    (0xE0) modo FFT.


A interface

A Interface

  • Ilustrar os resultados obtidos no processamento do FPGA

  • Prover uma maior usabilidade para o usuário

  • Melhor visualização do sinal em relação aos displays convencionais


A interface1

A Interface

  • Modo automático – onda senoidal

Segundos / Divisão

Volts / Divisão

Iniciar Captura

Modo Trigger


  • Login