Микропроцессорные системы ЭФУ

1. Микропроцессорные системы ЭФУ АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА

2. АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Архитектура микропроцессора (микроархитектура) - логическая организация, определяемая возможностями МП по аппаратной и программируемой реализации функций, необходимых для построения микропроцессорной системы. Набор операций Способы адресации Структура Доступ к узлам Формат управляющих слов Характеристики и назначение сигналов Реакция на внешние сигналы Способы представления и форматы данных МП КР580ВМ80А: Однокристальный параллельный 8-разрядный МП с фиксированной системой команд. Особенности: Неймановская архитектура. 6 мкм 6 тыс. транзисторов n-МОП, 5х5 мм +5 В, +12 В, -5 В, 1,25 Вт, до 2,5 МГц • Intel 8080 (I8085) - 1974г

3. Мультиплексор (16) Счетчик команд PC (16) Указатель стека SP (16) Рег. В Рег. С Рег. D Рег. Е Рег. Н Рег. L Рег. W Рег. Z • СТРУКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА А15...А0 CLK1 Ф1 CLK2 Ф2 SYNC Синх READY Готов WAIT Ожидание Схема управления БА Схема анализа готовности Сх. формирования синхронизации Буфер адреса Регистр адреса Сх. инкремента/ декремента Схема управления инкременте/ декремента Сх. формирования маш. циклов Сх. формирования маш. тактов HOLD Захват Схема анализа захвата линии HLDA Подтверждение захвата Сх. управления маш. циклами Сх. управления маш. тактами Схема управления регистрами общего назначения ПЛМ Управление РОН и синхронизацией INT Запрос прерывания Схема анализа прерываний РОН Схема выборки регистра INTА Подтверждение прерывания Схема управления регистрами/ мультиплексорами Схема анализа перехода Сх. выдачи состояния процесса Регистр команд Мультиплексор 15...8 Мультиплексор7...0 Буфер данных Д7...Д0 Схема заряда магистрали данных Регистр 2 Регистр 1 Схема управления АЛУ ПЛМ Управление АЛУ DBIN Прием Схема управления БД Схема десятичной коррекции Кодопреобразователь КП WR Запись Регистр условий F Комбинационный сумматор СМ Схема формирования сброса RESET Сброс Аккумулятор А

4. АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Операционное устройство АЛУ: 8-разрядный комбинационный сумматор: 4 арифметических операций – сложение, сложение с переносом, вычитание, вычитание с заемом; 4 логические операции – НЕ, И, ИЛИ, искл.ИЛИ; циклический сдвиг. Аккумулятор А, десятичная коррекция РОН: Для данных 8-р В, C, D, E, H, L Для адресов 16-р BC, DE, HL Регистр признаков S – знак Z – нуль AC– дополнительный перенос P – четность CY – перенос • PC 16-р программный счетчик (+1, +2, +3) Стек до 64 КБ с адресацией по словам LIFO (LastInputFirstOutput) SP 16-р указатель стека (на младший байт слова) Управляющее устройство: • схемы управления и синхронизации на основе программируемой логики; • регистр команд; • управляющую память на основе программируемых логических матриц; • буферные регистры адреса и данных; • устройства, обеспечивающие работу МП в режимах прерывания и захвата магистрали; • схемы для обеспечения обмена данными между узлами МП и внутренней шиной данных. SP-2 младший байт слова SP-1старшийбайт слова SP младший байт слова SP+1 старший байт слова SP+2 запись чтение

5. АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Формат данных и команд Значения: 0 – 255 или -128 – +127 со знаком D7 D6 D5 D4 D3 D2 D1 D0 Однобайтная команда КОП Операнд Двухбайтная команда КОП Операнд • Трехбайтная команда КОП Операнд (мл. байт) Операнд (ст. байт) Система команд Способы адресации данных 5 групп: • Команды пересылки данных из регистра в регистр или память и из памяти в регистр. • Арифметические команды: сложения, вычитания, инкремента и декремента. • Логические команды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование. • Команды передачи управления и обработки подпрограмм. • Команды ввода-вывода и управления. Прямая. STA 1000Н; LDA 1003Н; SHLD 1006Н; LHLD 1009Н. Регистровая. INC C; INX B; MOV A,B; PUSH H; XTHL Регистровая косвенная. STAX D; INR M; MOV M,A Непосредственная. MVI A,FFН; LXI H,1000Н; IN F8Н 78 команд, включающих 245 инструкций

6. АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Режимы работы микропроцессора Временные диаграммы синхронизации М1 М2 Ожидание: • на входе Готовностьотсутствует, на выходе Ожидание. • Прерывание: • на входе Запрос прерывания • на выходе , если EI, Подтверждение прерывания. • RET в п/п обслуживания запроса возвращает в прерванную программу. • Захват: • на входе Захват, • на выходе Подтверждение захвата • Возврат в режим управления после снятия сигнала. • Останов: Команда HLT. • Выход из останова: • Сброс - в режим сброса; • Захват - в режим захвата; • Запрос прерывания – в режим прерывания Т1 Т2 Т3 Т4 Ф1 Ф2 К внешним устройствам Синх Выполнение команд по тактам: 3…5 - машинный цикл. Команда: 1…5 машинных циклов (XTHL требует 18 тактов в 5 циклах). Сигнал Синх в каждом машинном цикле.

7. Команда окончена Запрос прерывания, разрешение прерывания Т1 Т2 Т3 Тож Т4 Подтверждение останова Ф1 Ф2 Захват Захват Синх А15...А0 Данные Д7...Д0 Состояние Прием Готов Ожидание Диаграммы основного цикла выполнения команды • АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Диаграмма состояний машинного цикла Сброс Т1 Готовность + Подтверждение останова Т2 Да Готовность Подтв. останова Нет Готовность Ожидание Захват Запрос прерывания Да Готовность Нет Установка триггера захвата Т3 Останов Т4 Запрос прерывания + Захват Т5 Разрешение прерывания Да Захват Захват Нет Захват Захват Обмен данными Т1: состояние и адрес Т2: уст. Прием, анализ Готовность (Ожидание) Т3: данные Т4: снятие сигналов Нет Захват Захват Да Сброс подтверждения останова Нет Да Установка триггера запроса прерывания