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조합논리회로

7. 조합논리회로. IT CookBook, 디지털 논리회로. 반가산기 , 전가산기 , 고속가산기의 동작을 이해하고 설계하는 방법을 알아본다 . 디코더와 디멀티플렉서의 동작 원리를 이해하고 사용하는 방법을 알아본다 . 인코더와 멀티플렉서의 동작 원리를 이해하고 사용하는 방법을 알아본다 . 각종 코드를 변환하는 회로 설계 방법을 알아본다 . 패리티 발생기와 검출기의 동작 원리를 이해하고 사용하는 방법을 알아본다. 학습목표. 목 차. 01. 조합논리회로 개요 02. 가산기 03. 비교기

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  1. 7 조합논리회로 IT CookBook, 디지털 논리회로

  2. 반가산기, 전가산기, 고속가산기의 동작을 이해하고 설계하는 방법을 알아본다. 디코더와 디멀티플렉서의 동작 원리를 이해하고 사용하는 방법을 알아본다. 인코더와 멀티플렉서의 동작 원리를 이해하고 사용하는 방법을 알아본다. 각종 코드를 변환하는 회로 설계 방법을 알아본다. 패리티 발생기와 검출기의 동작 원리를 이해하고 사용하는 방법을 알아본다. 학습목표

  3. 목 차 • 01. 조합논리회로 개요 • 02. 가산기 • 03. 비교기 • 04. 디코더 • 05. 인코더 • 06. 멀티플렉서 • 07. 디멀티플렉서 • 08. 코드 변환기 • 09. 패리티 발생기/검출기

  4. 디지털 시스템 분류

  5. 개 요 (1) • 조합 논리회로(Combinational Logic Circuit) • 회로의 출력이 현재 입력의 조합에 의해 정해지는 논리 회로 • 이전의 회로 상태가 출력에 영향을 미치지 않음  메모리 소자를 갖지 않는다 • 논리곱, 논리합, 논리부정의 기본 논리 회로를 조합하여 구성 • 입력변수, 논리 게이트, 그리고 출력변수들로 구성 조합논리회로 블록도

  6. 개 요 (2) • 순차 논리회로(Sequencial Logic Circuit) • 출력이 현재의 입력과 이전의 논리회로 상태의 조합에 의해 결정되는 논리회로 • 이전의 회로 상태가 출력에 영향을 미침  메모리 소자를 가짐 • 동기(Synchronous) 순차 논리회로 • 클럭(clock)을 이용하여 새로운 입력의 순차와 응답의 출력 생성이 일정한 시간 간격을 둔 상태에서 제어된다 • 일정한 시간 지연  디자인 과정의 단순화 • 비동기(Asynchronous) 순차 논리회로 • 출력이 외부로부터의 관리에 의해서가 아닌 내부의 지연에 의해 일정하지 않은 시간 간격을 두고 발생한다 • 동기 순차 논리회로보다 설계 과정이 어렵다

  7. 개 요 (3) • 순차 논리회로의 구성 • 조합 논리회로 + 기억 소자 • 기억 소자(Memory Element) • 시스템의 상태를 기억(저장) • 현재 상태(present state) = 기억 소자의 현재 저장 값 • 조합 논리회로 • 현재의 입력 신호와 기억 소자의 현재 상태 값을 이용하여 출력 값과 다음의 상태 값을 산출 • 동기 순차 논리회로는 클럭을 이용하여 조합 논리회로에서 산출된 다음 상태 값을 기억 소자에 저장하여 상태 값을 갱신한다

  8. Section 01가산기 • 1. 반가산기(half-adder, HA) S : sum C : carry 논리 회로 논리기호

  9. Section 01가산기 • 2. 전가산기(full-adder, FA) • 자리 올림수(carry)를 고려하여 만든 덧셈 회로

  10. Section 01가산기 • 전가산기는 반가산기 2개와 OR 게이트를 이용하여 구성 논리 회로 논리기호

  11. Section 01가산기 • 3. 병렬가감산기(parallel-adder/subtracter) • 병렬가산기(Parallel Adder) • 여러 비트로 표현되는 숫자 덧셈을 위해 2개 이상의 전가산기를 병렬로 연결하여 구성한 가산기 • Ripple-Carry Adder 전가산기를 이용한 4비트 병렬가산기

  12. Section 01가산기 • 3. 병렬가감산기(parallel-adder/subtracter) • 병렬가감산기(Parallel Adder/Subtracter) - 뺄셈 연산을 2의 보수의 덧셈으로 구현한 가산기 • 제어신호 S가 0이면, XOR 게이트의 출력은 Y의 값을 그래로 전송 • 제어신호 S가 1이면, XOR 게이트의 출력은 Y의 1의 보수를 출력하고, C0에 1이 전달되어 2의 보수로 변환 병렬가감산기

  13. Section 01가산기 • 4. 고속가산기(high-speed-adder) • 병렬가산기의 장단점 • 장점: 구조가 간단하여 구현이 용이 • 단점: 캐리 전파 지연으로 인한 늦은 연산 속도  비트수가 늘어날 수록 지연이 가중됨 • 캐리예측가산기(Carry-Look-ahead-Adder, CLA) • 각 비트에서 발생하는 캐리를 미리 계산하는 회로를 부가함으로써 연산 속도를 향상 • 입력 비트 수가 커지면 부가 회로가 복잡해지는 문제점 발생  Hierarchical Carry-Lookahead Adder 구현

  14. where G: generate, P: propagate Section 01가산기 • 4. 고속가산기(high-speed-adder) • 캐리예측가산기 원리 • i-번째 비트 가산에서 Xi, Yi모두가 1일 때, 또는 Xi, Yi 둘 중에 하나가 1이고 Ci 가 1일 때 캐리가 발생하므로 캐리 발생 논리식은 다음과 같다. • 4비트 가산기에서 각 비트에서의 합과 캐리는 다음과 같다.

  15. Section 01가산기 • 캐리예측가산기는 Si, Pi, Gi를 발생시키는 부분전가산기(PFA)와 위의 식 C1, C2, C3, C4을 발생하는 캐리예측 회로로 구성 캐리예측기를 이용한 4bit 병렬가산기

  16. Section 01가산기 • 병렬가산기와 캐리예측가산기의 비교 Ripple-Carry Adder Carry-Lookahead Adder

  17. Section 01가산기 • 4비트 캐리예측가산기를 하나의 모듈로 만들어서 16비트 캐리예측가산기를 만들어 사용 캐리예측기를 이용한 16bit 병렬가산기

  18. Section 01가산기 • 캐리 예측 발생기 IC 74182의 회로

  19. Section 01가산기 • IC 74283 • 4비트 2진 전가산기이며, 내부에 carry look ahead 회로 내장. 블럭도 개념도

  20. Section 01가산기 • 5. BCD 가산기 • BCD 코드는 2진수 표현과 달리 표현범위가 0에서 9까지이다. • BCD 덧셈계산에서는 결과 보정이 필요 • 2진수 합의 결과가 1010(10)~1111(19)인 경우 보정 • 캐리 및 합 값을 보정 • 6+7=13인경우

  21. Section 01가산기 BCD 덧셈표

  22. Section 01가산기 • BCD 합에서 캐리를 만들어 주어야 하는 경우의 논리식 BCD 가산기

  23. Section 02비교기 • 2진 비교기(comparator): 두 개의 2진수의 크기를 비교하는 회로 • 1비트 비교기

  24. Section 02비교기 • 2비트 비교기

  25. Section 02비교기

  26. Section 02비교기 2비트 비교기 회로

  27. Section 02비교기 • IC 7485 • 7485는 A3-A0와 B3-B0의 크기를 비교하는 회로 • A>B일 때 AGBO의 출력이 1, A<B일 때 ALBO의 출력이 1, A=B일 때 AEBO의 출력이 1이 된다. • 확장 입력 AGBI, ALBI, AEBI는 LSB로 입력되며, 즉, 아랫단의 AGBO, ALBO, AEBO의 출력이 윗단의 AGBI, ALBI, AEBI의 입력이 된다. 맨 아랫단의 AGBI, ALBI는 0을 AEBI는 1을 입력한다. 7485 크기 비교기 블럭도

  28. Section 02비교기 4비트 비교기 IC 7485 진리표

  29. Section 02비교기 IC 7485 크기 비교기 회로

  30. Section 02비교기 7485를 이용한 12비트 비교회로

  31. Section 03디코더 • 디코더(decoder) • 입력선에 나타나는 n비트의 2진 코드를 최대 2n개의 서로 다른 정보로 바꿔주는 조합논리회로 • 인에이블(enable)단자를 가지고 있는 경우는 디멀티플렉서(demulti- plexer)의 기능도 수행 • 실제 상용 IC에서는 디코더와 디멀티플렉서의 기능으로 모두 사용 • 74138 : 3×8 디코더/디멀티플렉서 • 74139 : 독립된 2개의 2×4 디코더/디멀티플렉서 • 74154 : 4×16 디코더/디멀티플렉서 디코더와 인코터의 기능

  32. Section 03디코더 • 1. 1×2 디코더 • 1개의 입력에 따라서 2개의 출력 중 하나가 선택 • 인에이블이 있는 12 디코더

  33. Section 03디코더 • 2. 2×4 디코더 • 2개의 입력에 따라서 4개의 출력 중 하나가 선택 진리표와 논리식 회로도

  34. Section 03디코더 • 실제 IC들은 AND게이트가 아닌, NAND 게이트로 구성 • 출력은 AND 게이트 사용할 때와 반대로 출력됨 2×4 NAND 디코더 진리표와 논리식 2×4 NAND 디코더 회로

  35. Section 03디코더 • 인에이블 단자를 갖는 2×4 디코더 • 대부분의 IC 디코더들은 인에이블(enable) 입력으로 회로를 제어한다. • E=1일 때만 출력이 동작. 인에이블 단자를 갖는 2×4 디코더 진리표와 논리식 인에이블 단자를 갖는 2×4 디코더 회로

  36. Section 03디코더 • NAND 게이트로 구성한 인에이블(enable) 입력이 있는 회로. • E=0일 때만 출력이 동작 인에블을 갖는 NAND 2×4 디코더 진리표와 논리식, 회로도

  37. Section 03디코더 • 74139 구성도 • 인에이블 단자를 갖는 2×4 디코더를 두 개 가지고 있는 IC

  38. Section 03디코더 • 3. 3×8 디코더 • 3개의 입력에 따라서 8개의 출력 중 하나가 선택 3×8 디코더 진리표와 논리식, 회로도

  39. Section 03디코더 • IC 74138 (3×8 디코더) • 3개의 입력에 따라서 8개의 출력 중 하나가 선택. • 세 개의 인에이블 단자를 가지고 있음

  40. Section 03디코더 IC 74138 내부 회로도

  41. Section 03디코더 • 4. 4×16 디코더 • 2개의  3×8 디코더로 4×16 디코더를 구성 • D=0 : 상위 디코더만 enable되어 출력은 Y0~ Y7 중의 하나가 1로 되고, 아래의 디코더 출력들은 모두 0이 된다. • D=1 : 하위 디코더만 enable 되어 출력은 Y8~ Y15 중의 하나가 1로 되고, 상위 디코더 출력들은 모두 0이 된다.

  42. Section 03디코더 • 5개의2×4 디코더로 4×16 디코더를 구성 4개 입력 16개 출력 2x4디코더 5개를 이용한 4x16디코더

  43. Section 03디코더 • 74154 • 4×16 디코더 블록도 회로도

  44. Section 03디코더 • 5. 디코더를 이용한 조합논리회로 • 3×8 디코더를 이용하는 경우 3×8 디코더 출력 3×8 디코더 반전출력

  45. Section 03디코더 • 3×8 디코더를 이용하는 경우의 예

  46. Section 03디코더 • 3×8 디코더를 이용하는 경우의 예

  47. Section 03디코더 • 6. BCD-7 세그먼트 디코더 • 7 세그먼트 : 숫자 표시 전용 장치

  48. Section 03디코더 7-세그먼트 디코더 진리표

  49. Section 03디코더 카르노 맵

  50. Section 03디코더 회로도

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