정전기 교육자료

1. LG전자/ DND사업부/ 제조Gr /기판P 정전기 교육자료 목 차 Ⅰ. IC의 구성 Ⅱ. EDS란? Ⅲ. EDS 방지책 Ⅳ. IC불량 유형 2001. 02. 28

2. I. IC의 구성 제1장. IC의 종류 제2장. IC의 일반적인 고장 Mode

3. LGElectronics / DND제조팀 / 기판Part 제1장. IC의 종류 IC는 Intergrated Circuit의 약자로 “집적(集積)회로”로 변역 된다. 일반적으로 IC를 반도체라고 부르는 것은 IC를 만드는 재질이 Silicon(실리콘)으로 일종의 유리성분이며 절연물 (Insulator)과 도체(Conductor)의 중간물질, 즉 1/2정도만 도체이기 때문에 반도체(半導體,Semiconductor) 라고 부르고 있다. 1. 집적도에 의한 분류 SSI(Small Scale Intergrated,소규모 집적회로) : 100미만 HSI(High S.I 중규모집적회로) : 100, ~ 1,000 LSI(Large S.I 대규모집적회로) : 1,000 ~ 10,000 VLSI(Very Large S.I 초대규모집적회로) : 10,000 이상 예) 1M DRAM : 56㎟(7.5mm×7.5mm) 내의 반도체 IC Chip 에 2백6십만개의 회로를 집어넣었음. TV용 IC도 LSI,VLSI를 사용함. 소자수/Chip

4. LGElectronics / DND제조팀 / 기판Part 제1장. IC의 종류 2. 용도및 재질에 의한 분류 ROM(Read Only Memory) RAM (Data를 읽을수만 있는 IC : TV의 경우 Micom) Memory RMM(Read Mostly Memory) (EPROM,EEPROM:TV의 경우 Memory IC) MOS IC RAM(Read Write Memory) Metal oxide Semicoductor (SRAM,DRAM:PC,Digital TV에 많이 쓰임) SAM CCD,Shift register,Bubble Memory Logic TV,VCR,PC,MONITOR,AUDIO용 IC 민생용 산업용 Linear Semicon- ductor IC Bipolar IC Regulator, Amp,... Digital 범 용 MOS IC + Bipolar IC Bi MOS IC Thick Film(후막) 전원부 IC(STR),R-Array,C-Array등이 이 종류에 속한다.) 세라믹기판에 탄소등 인쇄함으로 회로소자 구성 Hybrid IC Thin Film(박막) Discrete Tr,Diode,정류소자

5. LGElectronics / DND제조팀 / 기판Part 제1장. IC의 종류 3. IC Package에 의한 분류 DIP(Dual inline plastic) 양쪽에 다리가 있음 DIC(Dual inline ceramic) Memory IC류(속이 보이는 IC) Standard Package TO(Transistor outline) Regulator류 Inserting (삽입형) SIP(Single inline plastic) 다리가 한쪽에 있는 IC류 IC다리간격이 2.54mm SDIP(Shrink DIP) Shrink Package ZIP(Zig Zag inline plastic) 다리가 Zig,Zag형 PGA(Pin grid array ceramic) SSIP(Shrink SIP) IC다리간격이 1.27mm SOP(Small outline L-leaded package of EIAJ) SOL(Small outline L-leaded package of JEDEC) S O P SOI(Small outline I-leaded package) (Small outline package) SOJ(Small outline J-leaded package) S M D (실장형) IC다리간격이 1.27mm SON(Small outline N-leaded package) QFP(Quard flat L-leaded package(mm) IC다리형태가 L형으로되고 네모납딱한 IC Surface mouting Device QFL(Quard flat L-leaded package(inch) Q F P QFI(Quard flat I-leaded package: 0.05mil(1.27mm) IC다리간격이 1.27mm QFJ(Quard flat J-leaded package: 0.05mil(1.27mm) * 1 mil = 1/1000 inch QFN(Quard flat N-leaded package: 0.05mil(1.27mm) New S,M Inserting (삽입형) Full package :TO92,TP92NL,TO92L,TO220,TO220F TO3,TOP3F,TOP3L Mini TR package S M D (실장형) S Mini Mini power U pack I High Frenquency Ceramic Cross pack

6. Chip Epoxy수지 도전성 접착제 부분 Ag두금 Au Wire Lead LGElectronics / DND제조팀 / 기판Part 제1장. IC의 종류 4. IC 일반적인 구조및 구성재료 1) IC구조 2) 구성재료 ① 저융점 Class: Lead Frame간의 봉착재,적층 세라믹 Package의 본착재로 이용됨. ② EPOXY 수지 : PLASTIC PAG의 원료이고 PHENOL 경화형 EPOXY수지가 이용됨. ③ 구리(Cu) : PLASTIC PAG의 Lead Frame의 재료로 Cu합금(Cu-Ni-Sn)으로 열저항을 떨어뜨리고 Chip하부부터 Pin까지의 방열도 겸한다 ④銀(Ag) : PLASTIC PAG의 Chip접착 Stage부의 Inner Pattern 선단부에 Ag Coating을 함 ⑤ 金(Au) : Wire Bonding용 Wire재료로 사용.

7. LGElectronics / DND제조팀 / 기판Part 제2장. IC의 일반적인 고장MODE 1. IC Maker 요인 1) 내습성 : 습기 침투로 인한 IC 불량 2) 내열 응력성:열에 의해 Package 변경으로 문제 발생 3) 배선막 산화 : IC내부의 배선이 Al(알루미늄)임.(산화되어 문제 발생) 4) 산화막파괴 : IC내부 층간 절연물이 SiO2로 구성되나 파괴되어 발생 2. Set Maker(User) 요인 1) EOS(Electrical Over Stress) 회로내의 과전압,과전류(Surge)로 인한 IC 파괴 대부분의 IC불량 유형임. Jig및 회로내 L,C성분에서 유입되어 파괴. TV에서는 기판 동작 check후 잔류전압이 남아 있을경우 이 전압이 IC를 죽이는 파괴원으로 등장한다. CPT PCB Assy의 180V잔류전압및 고압잔류전압, 전원부(Main2,SMPS)의 각종 전해커패시터의 잔류전압을 제거해야 하는 이유가 바로 이때문이다. 2) Latch up MOS(주로Micom)에서 IC가 자체 발진되어 IC가 파괴되는 현상.5V Micom에서는 보통 12V이상의 이상전압이 VDD,D in,out으로 인가될때 Micom이 발진되어 VDD에서 Ground(VSS)로 무한 전류가 흘러 IC가 파괴됨.이때 Latch전압이 12V라고 표현함. 한번 Latch up이 걸린 IC는 반드시 IC 파괴를 수반함으로 회복이 불가하다. 3) Soft Error Micom IC의 오동작으로 Program Error를 의미한다. Micom 오동작은 ESD,Soft Error등이 있다. 4) ESD(Electronic static discharge) 정전기(靜電氣)로 변역되며 유형에 따라 4가지의 모형(model)로 구분한다. ① HBM(Human body model,인체 모형) ② CDM(Charge devide model,정전모형) ③ FIM(Field induced model,유전모형) ④ MM (Machine model,기계모형)

8. Ⅱ. ESD란? 제1장. ESD(정전기)의 실체 제2장. ESD의 모형

9. LGElectronics / DND제조팀 / 기판Part 제1장. ESD(정전기)의 실체 1. ESD(Electronic ststic discharge,정전기) 개요 1) ESD란? 전기중 흐르지 않고 정지된 전기가 정전기이다. 정전기는 양전하나 음전하가 한 곳에 몰려 있는 전기이다. 정전기는 부도체가 전자를 잃거나 얻음으로 대전될 때 부도체 표면에 생긴다. 정전기는 주로 두 물체간 마찰이 발생하면 한 물체는 Positive(양)의 전하가, 다른 한 물체는 Negative (음)의 전하를 띠게 된다. 겨울에 속내의를 갈아 있을때 몸이 따끔거리고 불꽃이 튀는 현상, 차문에 Key를 꼽을때 깜짝 놀라는 경우 몽땅 “정전기현상”이라고 이해하면 된다. 2) 마찰대전 물질 Positive(양) 중성(0) Asbestos Acetape 유 리 머리털 Nylon Wool Silk 종 이 면 나무 Wax Nikel 아크릴 Polyester PVC Rubber 중성(0) Negaitive(음) 2. 마찰에서 발생되는 ESD 전압은? EDS전압은 습도 에 민감하다. 주의 환경이 건조할수록 정전기는 많이 발생한다. 상 대 습 도 E V E N T 10 % 40 % 55 % 1 Carpet위를 걷는 행위 35KV 15KV 7.5KV 2 비닐 장판위를 걷는 행위 12KV 5KV 3KV 3 의자에서 작업동작을 반복하는 행위 6KV 0.8KV 0.4KV 4 PCB에 Bubble Pack을 제거할 때 26KV 20KV 7.5KV 5 Roll에서 비닐을 떼어 낼 때 11KV 4KV 2KV * 기판 작업자들이 의자에서 작업할 때 사람 몸 속에는 습도 40%에서 0.8KV정도가 대전된다.

10. I C 종 류 파 괴 전 압 TV사용 IC 1 EPROM 100 ~ 2,500 V Memory IC 2 C MOS 250 ~ 2,500 V Micom IC 3 Bipolar IC 300 ~ 7,000 V 일반 IC 4 FET 140 ~ 7,000 V FET류 종 류 물 질 비 고 1 작 업 대 Formica, 나무,철,유리성분 2 의 자 비닐류,플라스틱,나무,접지안된 철 3 의 복 합성수지로 된 의복,장갑,토시 4 작업장 바닥 Wax,비닐,Carpet로 된 바닥 5 포장재료 폴리에틸렌 Box, Bubble pack 6 작업공정 나일론벨트,고압 Air Flow LGElectronics / DND제조팀 / 기판Part 제1장. ESD(정전기)의 실체 3. IC는 어느정도 전압에서 죽는가? 4. ESD를 생성시키는 작업장 주변의 위험 물질

11. LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기)의 모형 1. HBM(Human body model,인체모형) 여러가지 마찰에 의해 인체에 축척된 불안전한 전하가 사람 손끝을 통해 IC다리 를 만짐으로 IC 속으로 방전한다. 이때 IC는 파괴되며 이 유형을 HBM이라 부른다. 보통 정전기라 함은 HBM모형을 의미한다. 1) 등가회로 전류의 흐름 Rb 인체저항 Rc contact저항 Rd IC내부저항 Cb 인체용량 에너지源 * 인체내부에는 커패시터(콘덴서)가 존재하며 마찰에 의한 전하를 축척한다. 이것이 IC 파괴원으로 작용한다. IC내부의 Diode성분파괴및 절연막 파괴 Cb(capacitor of body,인체의 콘덴서 용량) : 100 ~ 200 pF Rb(resister of body,인체의 저항) : 체내저항( 100 ~200Ω), 손끝 피부접촉저항( 1㏀ ~ 수십㏀ ) 2) 인체에 대전되는 전력(power,energy)는 어느정도인가? 1 2 2 E = CV 예) 겨울철 의자에서 기판수삽하는 경우 Cb = 100 ~200pF, V = 6KV이므로 E = 1/2CV2 = 0.5 ×200×10-12 ×60002 = 3.6mJ

12. LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기)의 모형 3) IC maker에서의 정전기 규격(세계규격) 조 건 *.IC Maker에서 보증하는 IC 파괴 energy량은? Cb = 200pF, V = 200V이므로 E = 1/2CV2 = 0.5 ×200×10-12 ×2002 = 4.0uJ SPEC EIAJ 200V 이상 견딜것 R = 0Ω, C = 200 pF MIL STD 883 R = 1KΩ, C = 200 pF 1KV 이상 견딜것 겨울철 수삽할때 인체에 대전되는 energy는 3.6mJ이고 IC 파괴 에너지는 4.0uJ이므로 이론적으로 IC를 900개 파괴시킬수 있는 에너지이다. 2. CDM(Charged device model,정전모형) 인체모형과는 정 반대의 개념이다. IC제작중 IC내부에 축척된 전하가 SET Maker에서 IC 사용중 으로 잡는다던지 철 성분위에 IC를 놓을때 IC내부의 전하가 바깥으로 급속하게 방전되어 일어나는 불량 유형이다. IC를 “정전방지용 Stick(대롱)”에 넣어 보관하는것도 이러한 이유이다. 1)낱개로 보관할 때는 반드시 IC를 ESD방지용 스폰지에 보관해야한다. 2)유리,철성분위에 보관은 금물이다.

13. LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기)의 모형 3. HIM(Field induced model,유전모형) IC를 Electrical Field(전,자기장)에 둘때 IC내부의 전하가 IC표면위로 끌려와 IC내부의 Data를 틀리게 만든다. 주로 Micom에서 발생되며 Micom data를 “0” -> “1”로 만들어 Micom 오동작을 발생시킨다.VCR용 Micom 보다 TV용 Micom이 Error가 많이 발생하는것도 TV에는 CPT에서 발생되는 강력한 전,자기장이 있기 때문이다. 1) Toshiba Micom이 FIM에 취약하며 Micom위에 Shield를 씌우는 이유가 CPT에서 발생되는 자기장으로부터 Micom data변경되는 Error를 막기 위해서이다. 2)회로적인 대책은 일본에서 발행된 Know How집을 보면 IC위로 Connector를 지나가게 만드는데 이 역시 CPT에서 발생되는 자기장을 막기위해서이다. 3)TV공장은 NC-01J에서 TOSHIBA Micom 한국시장 불량 다발로 원인규명 하던중 HIM모형을 습득하게 되었고 불량재현실험에 성공함으로 Micom위에 Shield를 씌우게 되었다. Shield 처리후 NC-01J의 Micom 시장불량이 80% 줄어 들게 되었다. 4. MM(Machine model,기계모형) IC를 자삽함으로 발생되는 문제 유형으로 일본에서 만들었다. IC를 자삽할 때 자삽기계를 통해 누설전류가 IC 다리에 유입되어 IC를 파괴시킨다.

14. Ⅲ. ESD(정전기) 방지책 제1장. ESD(정전기) 방지방법 제2장. ESD방지도구 제3장. 공정 Surge를 막는방법 제4장. 흡습에 의한 Damage란?

15. LGElectronics / DND제조팀 / 기판Part 제1장. ESD(정전기) 방지방법 1. ESD(정전기)를 어떻게 방지할 것인가? 1-1. ESD 방지를 위한 기본 Rule 1) 모든 IC는 ESD에 민감하다. 2) ESD에 대해 준비되지 않는 상태에서는 IC를 접촉하지 않는다. 3) Ststic-safe 환경을 제외하고는 IC의 이동및 보관을 금한다. 1-2. ESD방지를 위한 재질 1) Conductive 재질 : ( 0 ~ 104Ω/Square) 2) Static-Disspation재질(104~ 109 Ω/Square) 3) Antistatic 재질:(109 ~ 1012 Ω/Square)

16. 손목밴드 보호저항 (1㏁) 접지 Clip 연결Cord LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기) 방지 도구 1.정전기 방지도구 1-1.Conductive재질로 ESD발생시 빨리 Ground로 대전된 전하를 흘려 보낸다. 1) 손목띠(Wrist-Strap) 착용: 손목띠는 인체에 대전된 전하를 Ground로 흘러 보내는 가장 좋은 방법이다. 손목띠 : 3M-716 type ① 보호저항(1㏁)은 Ground를 통해 유입되는 역전류에 대한 인체 보호용임. ②손목띠는 손목에 충분히 밀착되어야 하며 장갑위나 옷 소매위에 착용해서는 안된다. ③손목띠의 Ground는 1종접지(10Ω이하)이어야 하며, 전원접지나,설비접지와는 분리하는것이 좋다. ④손목띠 측정방법 - 손목띠를 묶은 채 측정 : 5㏁ 이하 , - 손목띠만 측정 : 1㏁ ⑤손목띠의 저항이 단선되면 손목띠를 착용하지 않은 것과 동일하다. 그러므로 손목띠는 주기적으로 저항치를 확인해야 한다.

17. LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기) 방지 도구 2)작업대(Working Table) • ESD방지용 Mat는 상면은 녹색, 하면은 흑색의 2중 layer구조, 혹은 3중 • layer구조로 되어 있다. • 녹색(상면): Static dissipative 재질로 되어 있으며 습도에 영향을 • 받지 않고 일정한 저항치를 유지한다 • 흑색(중간):Conductive 재질로 탄소를 함량하고 있음. • 흑색(하면):고무성분으로 충격완화와 절연을 담당함. • Mat의 두께 : 3mm ~ 6mm • Mat의 크기는 작업대보다 50mm정도 더 크야 한다. • Mat는 반드시 접지하여 사용한다.(1종접지) 보호저항 (1㏁) 접지처리 상면(녹색) 하면(흑색) 3)작업신발(Shose) • 정전기 방지용 신발의 규격 • 1종- 1MΩ ~ 1GΩ (착화에너지가 0.1mJ이상인 곳:메탄,프로판) • 2종- 100KΩ~10MΩ(착화에너지가 0.1mJ이하:수소,아세틸렌취급) • TV공장에서 사용중인 제전화는 1종임. • 대전된 정전기가 제전사를 통해 도전성고무(신발바닥) 을 거쳐 근본적 • 으로 Ground된 철판위에 사람이 있을때 인체정전기가 방전됨. Ground용 철편 제전사 도전성 고무재질 (제전화 종류) (LG반도체 FAB공정) (LG반도체)

18. LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기) 방지 도구 1-2. Static-Disspation 재질사용으로 적당한 저항을 갖게함으로 자연방전이 발생되도록 하여 정전기를 없앤다. 1) 작업복 작업복은 제전사가 포함된 의복이어야 함. 반복되는 마찰로 인체에 축척된 정전기는 방전할 곳을 찾는다. 보통 의복은 저항이 상당히 높기때문에 인체와 대기간을 철저히 절연시키는절연물로 존재하여 인체내부의 정전기는 계속 축척된다.제전사가 포함된 옷감은 탄소성분이 함유되어 있어 옷감의 저항치를 떨어뜨려 인체와 대기간의 절연을 파괴한다. 이때 인체내부에 축척된 정전기는 저항치가 줄어든 옷을 통해 서서히 대기(공기)중으로 자연방전을 실시한다. *TV공장의 작업복 확인방법 1.육안 확인방법: 안감을 살펴보면 약간 검은색의 실(제전사)이 세로로 줄이 있는것을 볼 수 있다. 2.품질경영 촉진법에 의한 품질표시 마크에 보면(작업복 안에 있음) 겉감:포리에스텔 50%,울 50%, 안감:폴리에스텔 100%(제전사 포함)요런 문구가 있음 3.제전복과 비제전복의 실질적인 측정방법은 2시간정도 작업한 상태에서 겨드랑이 부근의 정전기를 측정하면 쉽게 구분이 가능하다. 2) 장갑 제전사 손등만 제전사 있으며 손바닥은 비닐로부품수삽시 미끄러짐 방지 제전사로 만든 장갑 장갑은 제전용장갑을 끼던지 면종류의 장갑을 착용하는 것이 좋다.

19. LGElectronics / DND제조팀 / 기판Part 제2장. ESD(정전기) 방지 도구 3) 앞치마,토시,양말 앞치마,토시및 양말의 경우에도 제전사가 포함된 재질의 옷감을 사용하는것이 바람직하다.그렇지 못 경우에는 가급적 면재질의 옷감을 사용하고 합성수지는 피한다. 4) 부품통,자삽 메가진,PCB적치BOX(대차),방열판BOX 일반부품통(주로 녹색,황색)은 주로 PP(폴리프로필렌)로 무한대의 저항치 를 가지고 있다. 이런 재질로 만들어진 BOX는 마찰에 의해 쉽게 20KV까지 대전되며, BOX자체의 엄청난 항치때문에 방전이 일어나지 못한다. 제전용BOX는 주로 흑색으로 마찬가지로 탄소성분이 포함되어 있다. 제전용BOX는 마찰을 시킬때 마찰에 의해 발생된 정전기를 대기(공기)중으로 방전을 실시함으로 정전기가 없다.(보통 100V정도) 이 원리도 BOX의 저항을 적당하게 가지게 함으로 자연방전을 유도하는 것이다. ※. 더욱더 효과적인 방전방법 1.방열판BOX,부품통을 Ground된 철판위에 두면 자연방전및 강제방전의 2가지 효과를 거둘 수 있으나 제전용BOX 제전용 부품통을 사용하는 것만으로 충분하다. 1-3. Antistatic재질사용으로 외부에서의 전,자기장 변화가 있더라도 전혀 영향을 않게 하여 정전기를 예방한다. 1) IC보관 대롱 외부의 전,자기장으로부터 IC내부의 전하이동을 막기위해 Antistatic재질의 Stick으로 IC를 보호한다. Stick내부는 특수 화학처리가 되어 있어 반도체 Maker에서도 4번이상 사용하지 않는 것을 원칙으로 한다. 자주 쓰면 IC다리가 약품을 끌어 내리기 때문이다.

20. 접지선 Gnd 동판 접지선 A B C D E (미래) 납 조 조립 Check 적치 LGElectronics / DND제조팀 / 기판Part 제3장. 공정 SURGE를 막는 방법 1.공정중 EOS(Surge)는 어떻게 막을 것인가? 1-1. 접지를 철저히 한다. 1.접지판은 다른 금속물질과는 1m,피뢰침과는 2m이상 떨어지게 땅속에 묻어야 한다. 2.접지판의 규격 동판- 두께:0.7mm이상, 동판면적:900㎠, 매설깊이:750mm이상 동봉- 지름:8mm이상,매설깊이:900mm이상 3.접지선의 규격 동선- 지름 2.6mm이상, 알루미늄선 - 지름 3.2mm이상 비닐튜브- 600V 내압에 견디는 절연성을 지니며 녹색. 4.접지의 종류 1종접지: 인체정전기용 접지로 10Ω이하 2종접지: 설비및 전원 접지로 100Ω이하 1) 대지접지방법 2) 공정접지방법 ① 설비,전원,정전기팔찌 접지는 분리한다. 전원접지와 연결시 역전류가 접지선을 통해 인명사고를 일으킬 수 있기 때문임. ② 전기는 가장 저항이 낮고 가장 빠른 길로 방전함으로 설비 개개의 접지등이 가장 좋다. 설비A 설비B 설비C 설비D 설비A 설비B 설비C 설비D (접지의 나쁜 예) (접지의 좋은 예) 3) 현재 TV공장의 정전기 접지 방식 -. 정전기 접지 Floating 접지선 A B C D E *.문제점:끝이 Floating되어 있어 A지점의 사람은 접지효과가 떨어짐. *.개선안 : 접지는 loof가 되도록 구성. 중간 중간에 Main접지를 넣어주면 효과가 더 좋음. (현재) 접지 접지

21. 절연트랜스 1차측 2차측 AC(+) AC(+) 전원측 장비,계측기측 AC(-) AC(-) 20㏁ natual GND Common GND +110V +110V -110V + - - + GND LGElectronics / DND제조팀 / 기판Part 제3장. 공정 SURGE를 막는 방법 1-2. 전원을 바로 사용한다. 1) AC전원 110V는 (-)단자가 Natural Ground 와 연결됨 220V는 (+)단자와 G간 +110V, (-)단자와 G간 -110V, 합이 220V임. AC전원이 옳게 접지되지 않을 경우 (-)단자에 허전압이 약 20V ~ 80V까지 발생되어 Noise원으로 동작하며 허전압이 계속 변동됨. 2) 절연Trans TV공장의 경우 절연트랜스는 1KW,300W용이 있으며 현재는 1KW용이 대부분이다. 계측기및 장비를 결선할때 1차와 2차를 동시에 전원으로 사용해서는 안된다. 트랜스 2차 GND와 전원 GND는 분리되어 있기 때문임. * 2차측에 장비및 계측기를 결선할 때는 트랜스 용량에 따라 과부하가 걸리지 않도록 적당한 장비를 연결 사용토록 한다. 3) DC POWER Supply 1.Power supply의 CC volume을 Max에 두고 사용 금지 2.PCB내의 납short등의 문제 발생시 무한전류를 흘러 PCB내의 IC등을 파괴시킨다.

22. LGElectronics / DND제조팀 / 기판Part 제3장. 공정 SURGE를 막는 방법 1-3. JIG,계측기를 바로 사용한다. 1) 각종 조정용 계측기(AFT,VCO...) ① PCB를 check할 때에는 Power를 Off시킨 상태(N.C mode)에서 PCB를 얹는다. ② Fixture를 연결시킨후 조정을 실시하고 조정이 끝나며 N.C mode에서 PCB를 분리한다. 2) 내압기 ① 내압기는 측정할 부위에 먼저 내압봉을 touch한 후에 내압을 인가한다. ② 내압은 정해진 규격에 따라 1.2KV,3.6KV 1초를 인가한다. Surge (Arcing발생) (정규내압) 전 압 전 압 t t (내압인가후 내압봉 touch후) (내압봉 touch후 내압 인가) 3) 방전 JIG ① CPT PCB ASSY의 180V 방전이 잘 이루어 지지 않으면 IC 파괴원으로 등장된다.. ② 잔류전압이 약 8V정도일때 TOSHIBA VCD IC가 파괴됨.(실험치 Data) *잔류전압 8V일때의 에너지를 계산하면? C = 4.7uF, V = 8V이므로 E = 1/2CV2 = 0.5 ×4.7×10-6×82 = 150uJ TOSHIBA VCD IC의 파괴되는 에너지가 36uJ이므로 약 5배의 파괴 에너지를 지니고 있다. TV회로내에서의 잔류전압은 정전기에 비해 그렇게 높지는 않지만 콘덴서용량 이 uF단위로 ESD의 정전용량 200pF에 비해 5,000배정도 높다. IC파괴의 대부분 요인이 이런 용량이 큰 콘덴서의 잔류전압에 의해 파괴된다는 것을 미루어 짐작할 수 있겠다. 4) 고압 Anode 방전 JIG *고압 Anode의 잔류 전압은 얼마가 적당한가? C = 3000pF, V = ?V이므로 E=36uJ로 볼때 E = 1/2CV2 , V2 = 2 ×E ÷C = 2×36u ÷3000p = 24,000 , V = 155V 고압잔류전압은 실측치로 150V 이상이 되어서는 안된며, IC Maker에서 보증하는 ESD전압으로 계산하면 51V가 넘어서는 안된다.

23. 반복사용에 의한 SURGE 유입 (접점ON/OFF시) LGElectronics / DND제조팀 / 기판Part 제3장. 공정 SURGE를 막는 방법 5) 각종 Fixture(APC,동작Check) ① Chattering 각 Pin의 접점이 원활하지 않을 때 엄청난 Noise가 발생된다. Chattering (접점불안시) (정상연결시) ② Chassis내 접지 -.Jig의 Fixture 에는 되되록 많은 GND pin을 심고, 이 GND pin은 다른 pin보다 빨리 붙어 GND를 잡아주고 동작 check후 가장 늦게 떨어져야 한다. ③ APC Check Mode 에 의한 IC Pin 파괴 -. IC PIN에DIRECT CHECK할경우MODE에따라서파괴될수 있으므로주의가요망됨. -.IC PIN에JIG JIG Pin 설정은 가능한한 피하고 불가피한 경우 Mode 설정에 주의요망. -.IC CHECK시 전류RANGE 10-5/10-6 사용금지. -.IC는Vcc단자에+,GND단자에- 설정하여CHECK (전류 1mA 이하사용) 6) RELAY 접점Noise에 의한 IC 파괴 1) 전원 구동용 RELAY의 이상전압(SURGE) 발생으로 IC 파괴됨.(RELAY 반복사용에 의한 이상동작으로 SURGE 발생) 10V 발생 2V 50mS 구동용 RELAY implse파형 2) 동작CHECK RELAY BOX의 RELAY BOX 2EA 이상전압 CHECK시 1EA가 10V정도의 SURGE 유입되며 10V 정도의 SURGE가 유입시 불량현상 재현됨(3~8V에 신뢰성 문제됨) .

24. LGElectronics / DND제조팀 / 기판Part 15V C3방전 C3,C2 동시방전 t 제3장. 공정 SURGE를 막는 방법 7) SMPS 2차 B+와 PCB 180V는 동시에 방전 ①. MAIN PCB 동작검사 완료후 CPT PCB의 180V LINE 방전시 SMPS 2차 전압이 10 ~ 20V로 재충전되어 IC파괴 요인 ⓐ 방전회로 ⓑ 방전Time SMPS 2차 동시방전 C1 C2 100/16 FBT SMPS 1차 STR CPT PCB 180V C3 470/250 ⓒ C2/C3를 동시에 방전회로로 변경 -. 잔류전압:2.5V / SEC 8) 총조 PALLET 부위 정전기 발생 ①. 총조8-LINE CONVEYOR의 PALLET와 ROLLER에 의하여 정전기가 발생되어 TV SET및 LINE 작업자에게 DAMAGE를 줌. ② 정전기 발생 및 방전방법 -. 총조LINE CONVEYOR ROLLER 회전에의한PALLET와의마찰로인하여정전기가 유기되고있음. -. 인위적으로방전시200 ~300V 정도로떨어지나ROLLER의 회전으로20 ~ 60 SEC후재충전이이루어지고있음. -.Pallet 금속부에 접지용 통전 Brush 를 설치하여 충전된 전압성분을 방전시킴. -.Pallet 수지부와 콘베어 Rollor 와의 마찰로 정전기 발생 및 금속부에 충전됨 → 이전압이 PCB 에 Touch 될경우 IC 및 반도체 불량유발함

25. (AL 재질로 이부분에 Charge 됨) 진행시Touch로 방전됨. AC 전원 LINE C LGElectronics / DND제조팀 / 기판Part IC X1 제3장. 공정 SURGE를 막는 방법 *PALLET 내부의철물부위에충전된정전기방전시 SPARK 발생됨(700V 이상) (pallet 밑부분brush로 방전처리) 9) Resonator impulse 충전전압에 의한 IC파괴 강제Cooling시 Resonator에 최고 150V의 Impulse성 전압이 발생되어 IC 수작업 장착시 방전으로 IC내부 파괴됨. ① . 강제Cooling에 따른 전압발생 ② . 방전LOOP ③ .LINE요인 Soldering M/C 자연냉각시 *Cooling약함 - 상면 Fan 2ea *Line길이가 짧음 으로 온도 에 의한 Damage요인 발생. 130 강제Cooling시 약 150v의 전압 이 발생(impulse성) 100 50 ic부착 작업자 (약 60℃ ~ 70℃ 에서 부착) Resonator에 최고 150V의 Impulse이 IC에 유입되어 파괴됨. 10 20 30 40 50 sec0

26. LGElectronics / DND제조팀 / 기판Part 제4장. 흡습에 의한 DAMAGE란? 1.흡습에 의한 Damage란? 실장법이 인두 또는 LASER 를 사용하는 부분가열법에서는 문제 없지만,PACKAGE 전체가 가열되는 IR-REFLOW 나 VPS 등의 방법에서 발생되온 문제이다. 표면 실장 제품의 실장시 일어나는 PKG CRACK 이나 DELAMINATION 에 의해 제품이 깨짐이나 배선 WIRE 의 단락 등의 문제를 말함. 1)PACKAGE CRACK MECHANISM 보관 창고등에서의 MOISTURE PROOF BAG 안이 아닌 OPEN 상태에서 보관중 분위기중의 수증기가 PACKAGE 속으로 확산해 간다. 흡습 PACKAGE 가 가열되면 (PV = nRT)으로 표시되는 압력이 PACKAGE 내에 발생한다.(ex, 215℃ 의 경우는 약 21 기압) SOLDER REFLOW 내부수분의 기화 압력에 의해 PACKAGE 가 부풀고, 응력이 집중한 곳에 CRACK 이 발생, 진행한다. 팽창 CRACK 외부에 CRACK 이 이르러 외관검사에서 발견된다.

27. Ⅳ. IC불량 유형 제1장. IC불량 분석방법

28. LGElectronics / DND제조팀 / 기판Part 제1장. IC불량 분석 방법 1. 반도체의 불량분석 방법 및 정보 1)단품상태Test -.IC단품자체의 전류/전압 곡선을 분석하여 Curver Trace등으로 IC Spec상의 기준치와 일치하는지 분석하여 불량Port를 찾아 낼 수 있으며 파괴 원인 분석은 어려움. 2)IC단품 실장검사 -.TV적용 Set상태에서 IC단품을 실장하여 Test (MAKER측에서 Sampleing개념으로 실시) 3)De-Cap분석 -.발연질산(Nitric Acid FUMING)을 이용하여 Epoxy 수지를 녹이고 Chip위 윗부분을 현미경으로 관찰한 되 Pattern상의 소손, Crack상태를 확인 할 수 있다. 부분적으로 ESD,EOS의 영향여부 파악 가능. 4)Liquid Crystal이용 법 -.DE-CAP된 부위에 현미경으로 확인이 되지 않을 경우 내부 적층Pattern의 파손여부를 확인하기 위해서 편관의 원리를 이용하여 Liquide Crystal을 주입시킨후 저전압(5V이하)을 인가하여 검게 나타나 보이는 부위를 찾아낸다.(Bip Tr의 Junction부위가 대부분) 5)EMMI Test -.EMMI라는 장비로 저전압을 인가한 상태에서 불량부위에 전자방출로 인하여 빛E’g로 변화되는 부분을 Dector하여 불량내용을 찾아냄. 6)ETCHINING -.Liquid Crystal에 의하여 불량부위가 확인되면 Pattern의 적층Layer를 차례로 Etching시켜 불량부위를 찾아낸다. 7)Polishing -.Liquid Crystal에 의하여 불량부위가 확인되면 단면을 확인하여 접합부 불량을 찾아낸다. 8)X-RAY -.X-RAY를 조사하여 Chip PKG내부의 Crack상태와 Wire Bonging상태를 확인한다. 9)Vcc & Freq TEST (일명 SHMOO Test) -. Vcc & Freq 가변하면서 IC Pin별 Function특성 Check를 하는 것을 말함. 10)SAM(Scanning Aquastic Microscope) -. 흡습 및 기타 요인으로 인한 Package와 Chip사이에 Gap를 Check함. 11)전처리 및 납땜성 시험 -. Plastic Package제품에서 적용되는 시험으로 제조자의 제조과정에서 취급 및 저장 고객에게 전달되는 과정과 관련된 PCB상의 실장되는 환경Test.

29. LGElectronics / DND제조팀 / 기판Part 제1장. IC불량 분석 방법 2. ESD Test 1).IC 단품 및 Set실장후 ESD Test시 주변회로 보강에 따라서 ESD에 강해짐. ① IC 단품상태 ESD Test 1-1) 회로도 -. - 250 V -. +800 V 까지 양호함. IC ② Set상태 ESD Test 2-1) 회로도 -. - 500 V -. +1200 V 까지 양호함. 75Ω IC 3-1) 회로도 ③ Set상태 및 직렬저항 삽입후 ESD Test -. 100 Ω : - 700 V, 1KΩ: -1100V -. 100 Ω : + 3400 V, 1KΩ: +4600V 까지 양호함. R IC 75Ω ④ Set상태 및 Diode 삽입후 ESD Test 4-1) 회로도 -. -900V -. +4600V 까지 양호함. 75Ω IC ⑤ Set상태 및 저항/Diode 삽입후 ESD Test 5-1) 회로도 -. -1600V -. +5000V 까지 양호함. 100Ω IC 75Ω

30. LGElectronics / DND제조팀 / 기판Part 제1장. IC불량 분석 방법 3. IC Junk Cutting단면 불량 1) Soldering후 IC Junk길이 단면의 거칠기에 따른 Set 오동작 ① IC Junk길이 -.Spec : 0.25mm 이하. →Junk길이는 Spec만족하나 단면이 거칠며 이에 대한 관리Spec은 없음. ② Junk Cutting단면 관리 -.Punch Life Time관리 : 現 10만 Strok → 8만 Stroke ** Flux 및 주변습도에 의한 영향이 큰 것으로 판단됨. -. Alcoho로 Cleaning후 정상동작하며 Junk의 길이는 1/2로 짧아짐. -.인두기로 가열시 정상 동작 함. 4. Metal,실리콘 Contact부 Open 1) Fab Mask Defect에 의한 Etching후 Oxide잔존으로 Metal,실리콘 Contact부 Open -.저항 Contact부 Open으로 인한 저항치 증가로 온도상승시 온도보호회로 조기동작으로 Vout Down됨. ①. IC내부 온도보호회로 병렬저항중 한쪽의 Contact부 Open(확대 中) ②. IC내부 온도보호회로 병렬저항중 한쪽의 Contact부 Open(확대 大)