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MAX+PLUS II 软件介绍

MAX+PLUS II 软件介绍. 自动化学院 电子系. 一、 EDA 技术及其发展 1 、什么是 EDA ？ EDA （ Electronics Design Automation ）. 源自 CAD 、 CAM 、 CAT 和 CAE 以计算机为工具 基于 EDA 软件平台 以原理图、波形图或硬件描述语言 （ HDL ） 等多种输入方式 为系统功能描述手段 自动地完成编译、综合、优化、仿真、布局布线 对目标芯片编程下载等. 2 、 EDA 的发展概况. CAD 阶段（ 20 世纪 60 年代中～ 80 年代初）

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Presentation Transcript

  1. MAX+PLUS II 软件介绍 自动化学院 电子系

  2. 一、EDA 技术及其发展 1、什么是EDA？ EDA（ Electronics Design Automation） • 源自CAD、CAM、 CAT和 CAE • 以计算机为工具 • 基于EDA 软件平台 • 以原理图、波形图或硬件描述语言（HDL） 等多种输入方式为系统功能描述手段 • 自动地完成编译、综合、优化、仿真、布局布线 • 对目标芯片编程下载等

  3. 2、EDA的发展概况 • CAD阶段（20世纪60年代中～80年代初） • CAE阶段（20世纪80年代初～90年代初） • EDA阶段（20世纪90年代以来）

  4. 3、EDA与现代电子系统设计 现代电子系统设计的特点 ： ①采用中、大规模集成电路和专用芯片来设计电路； ②采用基于EDA工具和可编程器件的设计方法 ③采用自顶向下（Top to Down）的层次化设计方法

  5. 4、EDA技术的范畴和功能 数字系统模块化设计 器件模型库系统仿真 数字电路设计 EDA工具 模拟电路设计 CPLD/FPGA设计 ASIC版图设计 PCB设计 混合电路设计

  6. 二、PLD的两种基本结构 FPGA - Field Programmable Gate Array • 基于查找表的结构模块 CPLD - Complex Programmable Logic Device • 基于乘积项的结构模块

  7. 1）基于乘积项的结构模块 结构原理与特点： a、可编程的“与”阵列，固定的“或”阵列 b、 用于逻辑综合及取“反”的“异或“门 c、 容量受乘积项数量的限制 d、 输入引线多

  8. MAX7000S 系列的内部互连结构--CPLD Logic Array Block 可编程连线阵列

  9. MAX7000S 系列的宏单元结构----乘积项结构 D Q EN 来自 PIA的 36个信号 全局 清零 全局 时钟 来自 I/O引脚 并行 扩展项 快速输入选择 2 寄存器旁路 通往 I/O 模块 PRN 乘积项选择矩阵 ENA CLRN 时钟 清零选择 清零 共享 逻辑 扩展项 逻辑阵列 通往 PIA

  10. 输入1 查黑 找盒 表子 输入2 输出 输入3 输入4 2）基于查找表的结构模块 • 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。 • 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现

  11. . . . . . . . . . IOC IOC IOC IOC IOC IOC IOC . . . IOC IOC . . . IOC . . . . . . . . . IOC IOC IOC IOC IOC IOC ALTERA FLEX 系列结构图—FPGA 快速通道互连 . . . IOC IOC . . . IOC IOC 逻辑单元 逻辑阵列块 (LAB)

  12. 级联输入 进位输入 LE 输出 数据1 数据2 查找表(LUT) 进位链 级联链 D Q 数据3 数据4 CLRN 清零和 预置逻辑 Lab 控制 1 Lab 控制 2 时钟选择 Lab 控制 3 Lab 控制 4 进位输出 级联输出 FLEX 系列的逻辑单元—查找表结构

  13. 三、EDA工具软件 ☺常用的EDA工具软件种类有： 1）ALTERA： MAX+PLUSII、QUARTUS 2）XILINX： FOUNDATION 3）LATTICE： isp EXPERT SYSTEM、 isp Synario Starter 、ispDesignExpert 4）FPGA Express、Synplify、Leonardo Spectrum ...

  14. 四、EDA软件开发工具---MAX PLUSII 简介 1. 什么是MAX+PLUS II? ◊ 一个全面集成的 CPLD/FPGA 开发系统 ◊ 提供与器件结构无关的开发环境 • 支持所有的中低密度Altera产品(所有器件使用一个库) ◊ 广泛满足设计需求 • 设计输入 • 综合 • 布局和布线 (装入) • 仿真 • 定时分析 • 器件编程 ◊ 支持多种平台 ( PC机和工作站 ) ◊ 支持多种 EDA软件和标准 ◊ 提供广泛的联机帮助

  15. 设计输入文件 VHDL/Verilog MAX+PLUS II 的符号编辑器 MAX+PLUS II 的版图编辑器 OrCAD MAX+PLUS II 的图形编辑器 MAX+PLUS II 的文本编辑器 AHDL 顶层设计文件可以是下列格式： .gdf, .tdf, .vhd, .sch, 和.edf Synopsys, ViewLogic, Mentor Graphics, 等厂商的EDIF文件 顶层文件 波形输入 .gdf .wdf .tdf .vhd .sch .edf .xnf 图形 文件 波形 文件 文本 文件 文本 文件 图形 文件 文本 文件 文本 文件 图形输入 Xilinx MAX+PLUS II 自身产生 从其他 EDA 工具输入

  16. 设计要求 2. MAX+PLUSII的设计流程 设计输入 设计修正 设计编译 功能校验、时序仿真 器件编程 应用系统硬件测试 应用系统产品

  17. 3. MAX+PLUS II 的操作环境 工具栏提供常用功能的快速启动 工程路径 和工程名称 “MAX+PLUS II” 菜单使你访问到MAX+PLUS II的所有功能 “Help”菜单为你提供联机帮助 状态提示条简要描述被选中的菜单命令和工具栏按钮

  18. 4、MAX+PLUS II 的基本操作 • 设计输入 • 编译 • 仿真 • 编程 以纯原理图方式设计全加器为例

  19. 首先建立新目录！ 为设计工程建立一个 新的目录 新建目录

  20. 打开原理图编辑窗 选原理图 编辑器

  21. 用鼠标双击图面 基本逻辑器件库， 双击之 二输入 与门

  22. 用键盘打入输 入引脚名，并回车 同样方法引 进输出引脚

  23. 完成的半加器原理图

  24. 将半加器原理图存盘 文件取名为 adderh.gdf

  25. 将半加器变成一单一元件，并入库 注意，选此目录，可将当前文件变成原理图软件入库！

  26. 将当前设计文件设定为工程文件 注意，此路径的指示文件 始终指向当前的工程文件！

  27. 开始编译/综合工程文件---半加器 消掉此设置

  28. 按“START”键，开始编译！

  29. 为顶层设计文件--全加器的设计 另建一原理图编辑窗

  30. 设计全加器原理图 双击鼠标 存盘！ 打开原理 图编辑窗 将当前文件设置 成工程文件！

  31. 编译/综合前选定适配元件 选择适配器件 再选择适当的器件， 以下假设所选的器件是EPF10K10LC84 选择器件系列

  32. 编译！

  33. 仿真测试全加器的逻辑功能 输入测试信号 选择波形编辑器 建立波形 仿真文件

  34. 输入测试信号 按此键 全加器端口信号

  35. 设置输入信号电平，启动仿真器 启动仿真器

  36. 时序仿真 逻辑测 试正确

  37. 怎样利用GW48-CK系统 测试我的设计项目呢？ ----参见书附录B(P225)！ 5.在EDA实验系统上测试设计的结果

  38. (1)选择电路结构模式------选NO.5 不妨作如 下选择： 数码管1 显示：sum 键3定义 为：cin 键2定义 为：ain 数码管2 显示：cout 键1定义 为：bin

  39. 显示cout 显示sum 这里插上的是 10K10目标板 选择电路 模式NO.5 按此键 输入cin 输入ain 输入bin

  40. (2)对于不同的器件，确定具体引脚号 实验板上若插有EPM7128，需选此列 对于电路模式5，键1对应于7128的第4脚，可输入bin 键2则对应7128的第5脚，可输入ain，依次类推。

  41. 根据电路结构模式NO.5 查上表，EMP7128器件对应： 加数 ain : PIO1 -> IO1 对应引脚 -> 5 被加数 binB : PIO0 -> IO0 对应引脚 -> 4 加和 sum : PIO8 -> IO8 对应引脚 -> 15 低位进位cin : PIO2 -> IO2 对应引脚 -> 6 高位溢出位cout : PIO9 -> IO9 对应引脚 -> 16

  42. (3)根据上表进行引脚锁定 对则进行引脚锁定

  43. 根据电路模式5锁定器件引脚 逐一输入各信号引脚号 按此键，确定引脚号

  44. (4)引脚锁定后，再进行编译、综合和适配 用去两个逻 辑宏单元 双击此标号 观察适配报告 适配报告 双击此标号 启动编程器

  45. 启动编程器并设置下载模式 接着设置 编程方式 选Byteblaster（MV） 编程窗口被打开

  46. 向EMP7128下载成功！ OK！

  47. 下载后，根据全加器的真值 表测试设计电路的正确性

  48. 输出sum=‘1’ 选择模式5 cout=‘0’ 输入cin=‘0’ 输入bin=‘1’ 输入bin=‘0’

  49. sum=‘0’ cout=‘1’，有进位 cin=‘0’ ain=‘1’ bin=‘1’

  50. sum=‘1’ cout=‘1’ cin=‘1’ ain=‘1’ bin=‘1’

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