Download
1 / 17
170 likes | 451 Views
集成电路设计基础. 王志功 东南大学 无线电系 2004 年. 第 11 章 CMOS 静态传输逻辑的设计. 11.1 常规 CMOS 传输门逻辑电路 11.2 CMOS 差动开关晶体管逻辑 (DPTL ）. CMOS 传输逻辑 NMOS 传输逻辑. NMOS 传输网络，无论在芯片面积，还是在速度方面，都比以恢复逻辑为基础的门电路优越得多。而且传输逻辑允许使用形式语言描述，便于自动综合，自动验证和自动测试。 CMOS 传输逻辑 NMOS 传输逻辑？. 11.1 常规 CMOS 传输门逻辑电路.
E N D
集成电路设计基础 王志功 东南大学 无线电系 2004年
第11章 CMOS静态传输逻辑的设计 11.1 常规CMOS传输门逻辑电路 11.2 CMOS差动开关晶体管逻辑(DPTL）
CMOS传输逻辑 NMOS传输逻辑 • NMOS传输网络，无论在芯片面积，还是在速度方面，都比以恢复逻辑为基础的门电路优越得多。而且传输逻辑允许使用形式语言描述，便于自动综合，自动验证和自动测试。 • CMOS传输逻辑 NMOS传输逻辑？
11.1 常规CMOS传输门逻辑电路 NMOS传输网络改变为CMOS传输网络举例： 设：有一4选1数据选择器，若按NMOS传输网络原理来设计，将得， 电路如图 上式指出，控制变量X0和X1的一切组合都有通路，故该电路不会出现高阻态，是一个完备的网络。 图 11.1
11.1 常规CMOS传输门逻辑电路(续) 若将NMOS传输门改为CMOS传输门，则必须添加P管，接上互补的控制信号。如下图所示。 图 11.2
11.1 常规CMOS传输门逻辑电路(续) 然而，一对一地简单替换来构造上述的4选1数据选择器是不行的。因为P管与N管之间连接线太多。 图 11.3
11.1 常规CMOS传输门逻辑电路(续) 其实，在两个传输门串联点上，P管与N管的连接点是可以省掉的。省掉以后的电路变为如右图所示电路。减少了连接点，版图得到简化。 图 11.4
11.1 常规CMOS传输门逻辑电路(续) 仔细对比，可以发现这两种电路是有区别的。 前一种电路的输出为： 式中的下标C表示是CMOS传输门。于是，F实际上等于， 而后一种电路的输出为， 经过化简，它们的逻辑功能、真值表、卡诺图都是一样的。
11.1 常规CMOS传输门逻辑电路(续) • 前一种电路说明了在这一类CMOS传输网络中，每个传输门单元都是CMOS传输门。而后一种电路则是，传输网络作为整体来讲是CMOS的，但对每一个传输门而言并不是CMOS的。 • 这后一种电路不仅省掉了每一个传输门内部P管与N管之间的连接，而且允许把所有P管集中在一起，把所有的N管集中在一起，有利于版图设计。比如，把8个N管一起做在P阱中，或者把8个P管一起做在N阱中，在结构上比较合理。
11.1 常规CMOS传输门逻辑电路(续) 这样设计出来的CMOS传输网络两大缺点： 1) 需要一批P管和一批N管。这就需要将P平面连接到N平面，那是因为输入信号I0～I3既要加到N管，又要加到P管，它的布线占了很大的芯片面积。特别是对于16选1的数据选择器，那16位线必须水平垂直水平。阱与器件之间的Channel Stop也占了很多空间。因而，CMOS传输网络在面积方面比NMOS要损失很多。 2) 在输出端F处，所有的P管与所有的N管全部连在一起，输出电容比NMOS加倍，使得CMOS传输网络的速度不及NMOS传输网络。
11.1 常规CMOS传输门逻辑电(续) • 由于这两个缺点的存在，人们就不大愿意采用CMOS传输网络。可是，NMOS传输网络也有致命的缺点，电平蜕化，限制了级连数目。这就说明了，有必要开发新的CMOS传输网络。
11.2 CMOS差动开关晶体管逻辑(DPTL) CMOS DPTL(Differential Pass-Transistor Logic)的目的是： • 消除大批的速度较慢的P管，以恢复NMOS传输网络的种种优点。 • 发挥N阱工艺的优势。N阱是做P管的，N管是做在阱外的。把大批N管做在阱外，可以提高整个芯片的性能。
11.2 CMOS差动开关晶体管逻(DPTL)(续) 具体的方法是，将所有的输入变量进行差分编码，再将编码过的信号通过一个差分的传输网络，然后进行译码，将它译成正确的数据。如图所示。 图 11.5
11.2 CMOS差动开关晶体管逻(DPTL)(续) • 这个CMOS DPTL电路中不用P管。 • DPTL电路实际上是由两组NMOS传输网络组成的。这两组采用完全相同的控制信号，但所传送的却是差分信号，一组原量与一组非量。这样，尽管NMOS传输门在传输逻辑“1”时有电平蜕化现象，但终会有一组（或一路）是不蜕化的，因为它传输的是逻辑“0”。
11.2 CMOS差动开关晶体管逻辑(DPTL)(续) • 当然，把传输“1”改为传输“0”，数据将出错。但是我们把原量与非量分别集中，再分别加到一个缓冲器的两端，把它转化为正确的极性，这就是译码。 • DPTL的译码缓冲器的电路如图所示。 图 11.6 • 可以发现，这个缓冲器实际上是一个CVSL(Cascade Voltage Switch Logic,§9.4)反相器。又经过一对反相器输出，加强其驱动能力。
11.2 CMOS差动开关晶体管逻(DPTL)(续) • 显然，这个CVSL译码器和缓冲器都是CMOS的。这样，整个DPTL电路都可认为是CMOS的。其实，在它的传输网络中，是没有P管的，但在功能上，却是CMOS的。 • 如果我们再回忆一下CVSL电路的基本程式，可以发现DPTL电路与CVSL电路非常相似。但是，它们并不相同，在CVSL电路中，交叉反馈的P管的任务是将另一支N逻辑树转变为等价的P树。而在DPTL电路中，交叉反馈的P管任务是译码，把两组差分传送的信号转变为统一的极性。
11.2 CMOS差动开关晶体管逻(DPTL)(续) DPTL电路的优点: 1） 不用P管，全是N管，速度快。 2） 全部用N管，连线简单，寄生参数少，硅片面积省。 3） 可以发挥N—Well工艺的优点。 4） 输出电容减半，速度与NMOS传输网络一样，但没有电平蜕化的限制，具有CMOS传输网络的优点。 5） 由于多了一半N管，又多了一批反相器和一个译码缓冲器，所以占用的硅片面积比NMOS传输网络多。然而，当CMOS DPTL用作状态机或序列机时，本来就需要附加主从触发器，而现在可用差分锁存器来替代，故总面积增加不多。
