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Silicon On Insulator(SOI) 検出器における エレクトロニクスの放射線耐性の研究. 2007 年 3 月 25 日 春季大会 筑波大学 望月 亜衣 他 SOI グループ. SOI デバイスの特徴 照射実験 Transistor TEG chip 放射線の影響 結果 まとめ. Silicon On Insulator Device. Bulk CMOS. SOI CMOS. gate. gate. source. drain. source. drain. 埋め込み酸化膜 (BOX) で回路部分と基板を分離

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Presentation Transcript
Silicon on insulator soi

Silicon On Insulator(SOI)検出器におけるエレクトロニクスの放射線耐性の研究

2007年3月25日 春季大会

筑波大学 望月 亜衣

他SOIグループ

  • SOIデバイスの特徴

  • 照射実験

  • Transistor TEG chip

  • 放射線の影響

  • 結果

  • まとめ


Silicon on insulator device
Silicon On Insulator Device

Bulk CMOS

SOI CMOS

gate

gate

source

drain

source

drain

  • 埋め込み酸化膜(BOX)で回路部分と基板を分離

  • 完全分離構造     latch upを抑制

  • 低接合容量      高速動作、低消費電力

  • 放射線によりBOX層が帯電⇒放射線耐性の評価が必要

SiO2

buried oxide(BOX)

反転層

空乏領域*

Si-substrate

Si-substrate

*全領域が空乏化するFully Depleted(FD) を使用

SOI構造の特徴

基板をセンサー(高抵抗Si)にしたSOI回路(top Siは通常抵抗)

は、低物質量のピクセル検出器として有望


trTEG(Test Element Groups) chip

S

D

W

L

<NMOStransistor回路図>

transistor の種類(Float&Body-Tie)

Vd、Id

Vg

Vds=0.5Vに固定し、

Vgsを変化させIdを測定

Vs

trTEG (64Trで構成) ⇒セレクター


Mos tr v t gm leak current

直線の傾き [S]

MOS Tr 特性(VT,gm,Leak currentの定義)

<①threshold voltage : Vt>

強反転領域を直線でfitし、

Id=0となるVgsをVT [V]

Id

<②相互コンダクタンス : gm>

ゲート電圧に加えた小信号をドレイン電流に変換する効率

Vgs

<③Leak current>

Vgs=0でのId [A]


照射実験

  • センサー部と読み出し回路部を一体化したSOIデバイスを開発している(KEK・沖電気・JAXA・筑波大)。

  • 読み出し回路に用いるトランジスタの放射線耐性を評価し、sLHC等で使用可能か検討する。

  • 東北大学サイクロトロン

  • 70MeVのprotonを照射

照射テスト(2006年10月16日)

sLHC

R~20cm

での放射線量

~10E*14


+++++

+++++

放射線による影響

PMOSは放射線による損傷が大きかったため、

今回はNMOSのみの評価を行った。

gate

source

drain

buried oxide

Backgate

si- substrate

未照射

放射線を受けると酸化膜に正電荷が蓄積し、Tr特性を変化させる

照射

(SiO2が近接するSOIでは影響大)

(1) threshold voltageのシフト

(2) Leak currentの増加

Backgate 電圧を調整することで電荷の影響を除去できるか?


Float body tie
結果① floatとbody-tieの違い

L/W=0.14/300

body-tie

Low Vth Tr

8E14

Bodyからも端子を出し外部でSourceと接続

gate

body

Drain

Source

BOX

Si-substrate

L/W=0.14/300

High Vth Tr

8E14

L/W=0.3/600

I/O Tr

8E14

floatとbody-tieの違いは小さい(FD-SOIの特徴)


結果② VTシフトとVbackgateによる 補正

Low Vth Tr

0-10-20-30

照射VBG

8E14

Low Vth Tr

未照射

46E14

15E14

8E14

Backgate ~ -20Vで

照射によるVTシフトを補正

Backgate 電圧によりVTが変化

⊿VT=VT(未照射)ーVT(照射,VBG)

HighVT Tr:-30~40V

I/O Tr:<~-40V


結果③ LeakageとVbackgateによる 補正

L/W=0.5/1000

照射をすると

Leak currentは増加。

その後、

照射量に依らず一定。

46E14

15E14

8E14

Backgate 電圧 ~ -40Vで

照射量46E14でも未照射レベルのLeakageに戻る

HighVT Tr

未照射

LowVT TrやI/O Trの結果もほぼ同様


結果④ 相互コンダクタンス gm

gmのgate長による違い(照射前後)

LowVT Tr

HighVT Tr

未照射46E14

15E14

8E14

照射前後でgmに大きな変化はみられない。

I/Oには46E14に影響が見られる。これは、放射線により周辺の回路が損傷を受けたためだと考えられる。

⇒再測定で詳細を調べる

I/O Tr


まとめ

  • 今回46E*14(1Mev n換算/cm2)までの照射実験を行った。

  • 放射線照射によりSOI transistor特性は

  • Threshold Voltageが負のほうにシフトする。

  • Leak currentが増加(NMOSの場合)する。

  • 相互コンダクタンスgmはあまり影響をうけない。

  • 放射線よる影響は酸化膜に蓄積した正電荷によるものなのでBackgate 電圧で特性を回復することができる。

  • Threshold Voltage シフト :VBG ~ -(20~40)V

  • Leak current : VBG ~ ー40V

今後の予定

新サンプルを照射して、より詳細に特性変化を調べる



測定

HP4145A

半導体パラメータアナラザー


Transistor teg chip

Source

Drain

W

L

transistor TEG chip

gate


Soi transistor structures
SOI transistor structures

(1)Fully Depleted transistor (FD)

(2)Partially Depleted transistor (PD)



Transistor teg chip1
transistor TEG chip

L=0.30

W=600

L=0.50(um)

W=1000

L=0.15

W=300

L=0.30

W=600

L=0.50

W=1000


Threshold shift hvt io
threshold shift : Hvt,IO

8E14L/W=0.5/1000

HighVT Tr

I/O Tr

46E14

15E14

8E14

46E14

15E14

8E14


Threshold shift
threshold shift

HighVT Tr

L/W=0.3/600

LowVT Tr

IO Tr

46E14

15E14

8E14


Threshold shift1
threshold shift

46E14

15E14

8E14

L/W=0.14/300

LowVT Tr

HighVT Tr


Leak current lvt io
Leak current : Lvt,IO

8E14L/W=0.5/1000

I/O Tr

LowVT Tr

未照射

未照射


Leak current
Leak current

LowVT Tr

L/W=0.3/600

HighVT Tr

IO Tr


結果② transistorのsizeによる違い*

Low Vth Tr

8E14

High Vth Tr

8E14

Lvt,Hvt⇒ L/W=0.14/300 はLeakageが大きい

L/W=0.3/600 と0.5/1000 には大きな違いはない

I/O Tr

8E14

IO⇒  L/W=0.3/600と0.5/1000でLeakageに

      差がみられる

*セレクター回路のミスにより、一部は4つの

Trが並列につながっている(Idは1/4にした)

結果の違いは、単独と4つつながったグループ間で見られる。

⇒新サンプルで再測定が必要


Result 3 gm
result(3) 相互コンダクタンスgm

照射によってgmの大きな変化は見られない


+ + + +

Gate

Back Gate

p+

Source

<NMOS>

Drain

tox

Cox

n+

p+

n+

buried oxide

p-substrate

Back gate Bias


Soi pixel
SOI Pixel検出器の特徴

☆センサー部分とエレクトロニクス部で抵抗値の違うウエハーを選択できる

⇒・Full depletionによる高い電荷収集効率

  ・Monolithic Pixelとして理想的

☆センサーとの接続部の浮遊容量が少なくS/Nがよい

⇒ノイズが少ない

☆回路が高速、低消費電力、No latch up、Low Leak Current

☆放射線に強く、高温でも動作

⇒Super LHCの検出器として有望!!


gmはgate長が短いと小さくなる傾向にある。←それはうそ。W/Lを一定にしたのはgmが変わらないようにするため

Coxの違いでIOのgmが小さい。0.2だけ小さいのは4つ組の影響かも?

Source

Drain

W

gate

L

gm=μCox(W/L)・(Vgs-Vt)


<NMOS>

gate

SiO2

N

N

P

BOX

放射線を受けると酸化膜に+の電荷が貯まる

n-bulk

backgate



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