Systèmes sur puce L’impact des FPGA Quelques exemples Méthodologie Perspectives michel.mur@cea.fr

1. Développement de circuits et systèmes embarquésMichel MURCEA/DSM/DAPNIA/SEDI Systèmes sur puce L’impact des FPGA Quelques exemples Méthodologie Perspectives michel.mur@cea.fr Développement de circuits et systèmes embarqués

2. Systèmes électroniques de l’ère « Post-PC » • Applications • Assistants numériques personnels (PDA) • Téléphonie mobile • Appareils photo numériques • Audiovisuel numérique fixe et portable, jeux • Biométrie • cartes à puce • Réseaux filaires/sans fil • Besoins • Fonctionnalités croissantes • Puissance de calcul • Consommation réduite • Reconfigurabilité (adaptation aux standards) • Faible coût • Mise sur le marché rapide • Souci d’évolution (suivie des normes et standards) Développement de circuits et systèmes embarqués

3. Systèmes sur Puce (System On Chip) • Progrès technologiques • Nombre de transistors/puce: *2/2 ans • Fréquence d’horloge : *2/3ans (processeurs: *2/2 ans) • Part croissante du traitement logiciel • Communication • Cryptage • Encodage/décodage • Logiciel radio • Limitation des méthodes et outils de développement • Capacité d’intégration: *50 /10 ans • Capacité de conception: croissance 3 fois plus faible • Architecture • Insertion de cœurs de processeurs prouvés • Insertion de blocs IP (Intellectual Property) prouvés • Modules de traitement de signal • Modules d’entrée-sortie standard • Développement de blocs propriétaires • Connexion sur interface interne prouvée • Réutilisation du logiciel Développement de circuits et systèmes embarqués

4. Systèmes sur puce : alternatives • ASIC • Applications grand volume • Performances • Consommation • Faible coût unitaire • Coût de développement élevé • Applications contraintes • Très basse consommation • Tenue aux radiations • Systèmes mixtes • Qualification spatiale • Systèmes forte puissance • FPGA • Applications faible/moyen volume • Prototypage ASIC • Reconfiguration • Familles tolérantes aux radiations • Blocs performants • Cœurs de processeurs (blocs durs) PowerPC, ARM • Interface bus interne CoreConnect, AMBA • Communications série Gbit/s (blocs durs) • Mémoires, opérateurs arithmétiques • Faible efficacité silicium • Coût unitaire élevé • Consommation Processeur dur Caches, mémoire IP DSP E/S E/S Mem Proc soft E/S Développement de circuits et systèmes embarqués

5. Exemples d’applications FPGA • Sonde de Test Usb Configurable: STUC • Personnalisation • Réutilisation • Coût • D0 trigger 1: frontal calorimètre • Traitement de signal • filtrage numérique • CMS Selective Readout Processor • Traitement rapide (convolution en place) • Liens de communications optiques multi-Gbit/s • Moniteur par processeur embarqué • Antares, km3 • Système sur puce: évolution du noyau d’acquisition Développement de circuits et systèmes embarqués

6. Sonde de Test Usb Configurable (STUC): Concept • Matériel • Carte mezzanine personnalisable, format carte de crédit • Connexion au circuit utilisateur par entrées/sorties flexibles FPGA • Alimentation progressive par USB • Synthèse d’horloges, ADC, … • Logiciel • Hiérarchie PC (C, C++) / Micro-contrôleur (C, assembleur) / FPGA (VHDL, …) • Configuration automatique (téléchargement contrôleur + FPGA) • Répartition de l’application en fonction de la performance attendue • Communication répartie sur flots USB indépendants (endpoints) • Support de modules multiples dans FPGA STUC m-contrôleur FPGA PC (Hôte) Circuit utilisateur Electronique en : Interface humaine Fichiers Réseau • Développement • Test • Acquisition(USB2.0 Hi Speed) USB Développement de circuits et systèmes embarqués

7. Mngr Stuc FPGA [Autres Modules] PatGen Mémoire Instructions OpCod OpVar OpDat mC USB Cmnd Ai JMP @Aj Pattern i Rply Sequenceur Aj Stuc Srvr PG Clk HLD N Pattern j Stimuli ClkMux Condition Horloge externe Horlogesynthétisée Div/n [Autres Modules] Module STUC : Générateur de stimuli • Programmation en assembleur, téléchargement et commande depuis PC • Sauts, sous-routines & boucles imbriquées, attente & test conditionnels, … • Génération jusqu’à ~200 MHz • Applications: Emulation de protocoles, génération de signal arbitraire (avec CNA rapide), séquenceur pour imageur CCD/IR Développement de circuits et systèmes embarqués

8. Applications STUC: bancs de test Banc de test système (Herschel SPIRE/SCU) Banc de test de carte (Herschel SPIRE/SCU) Carte en test Banc de validation ASIC ATLAS-BiMux USB FPGA Développement de circuits et systèmes embarqués

9. Application STUC: système d’acq. Tomo-EDF • Collaboration avec CEA/DRT/LIST/DETECS/SSTM • Instrumentation d’une conduite de réacteur nucléaire pour EDF • Mesure de la carte de température du fluide caloporteur • Mesure du champ de vitesse • Tomographe d’émission gamma • Couronne de cristaux LSO • Photomultiplicateurs • Ampli filtre discri par ASIC SFE16 (développé pour CERN-COMPASS) • Utilisation de STUC comme nœud d’acquisition • Configuration des SFE16 (64 canaux) • Balayage des seuils SFE16 et comptage (spectre obtenu par analyse) • Acq phase 1: Comptage simple au dessus d’un seuil • Acq phase 2: Mesure du temps au dessus du seuil (estim. énergie) Développement de circuits et systèmes embarqués

10. Système ADF(Analog to Digital converter and Filter) Traitement de signal: D0 L1 Calorimeter Trigger D. Calvet, DAPNIA/SEDI • Numérisation, estimation et transmission de ET à chaque croisement de faisceaux (2560 canaux) • Délai ~1 µs • 80 cartes ADF connectées à 8 cartes algorithme (TAB) • 240 liens 2 Gbit/s Développement de circuits et systèmes embarqués

11. D0 L1 Trigger: carte A/D converter and filter (ADF) • 32 x (30 MHzADC 10-bit + 15 MHz 8-tap FIR filter + peak detector) • 3 ouptut links 2 Gbit/s; history buffers, VME interface configuration/control • Algorithm: 8-tap matched filter; peak-detector turned off • Noise improvement and correct identification of energy and time position • End-to-end latency: 0.87 µs to 1.23 µs (depending on filter coefficients) Développement de circuits et systèmes embarqués

12. Trigger Towers Partial triggerprimitives Front-ends 108 TCC L1 Trigger L1 accept Classification flags: 3bit/TT All event data 54 CCS TCS SRP12 cartesalgorithme Input pipelinedelay of 6.4µs/RU L1 accept 54 DCC L1 throttle Read-out flags: 3bit/TT TCC – Trigger Concentrator CardDCC – Data Concentrator CardCCS – Clock and Control SystemSRP – Selective Read-out ProcessorTCS – Trigger Control System Selected event data HLT & DAQ CMS ECal Selective Readout Processor (SRP): système I. Mandjavidze, DAPNIA/SEDI  Opération au taux du L1 (100 kHz)  Temps de traitement < 4-5 µs Choix des algorithmes de sélection  108 entrées < TCCs 54 sorties > DCCs Liens optiques 1.6 Gbit/s Développement de circuits et systèmes embarqués

13. TTCRx DCCTx ABRx ABTx CMS Ecal SRP: Algorithm Board (AB) P1 J0 P2 VME buffers Power supply Xilinx V2Proxc2vp70-6-ff1704 BS controller &JTAG chain Core FPGA VMESerial linksAlgorithms xcf32p PROMs Clock synthesizers TCS interface SNAP12 MSA pluggableparallel optic modules QPLL TTCrx RJ45 connectors Aux. connector TrueLite TTSIN TTSOUT Cons., JTAGEthernet TTSIN O/E Core FPGA • 20 transceivers 2.5 Gbit/s : 12 pour TCC / DCC links; 8 for liens AB-AB • Processeur sur puce PowerPC 300 MHz : surveillance Développement de circuits et systèmes embarqués

14. AB Rx Up to 12deserializers SNAP12 DCC SFP Tx Up to 12serializers Deserializer Rx SNAP12 SNAP12 AB3 AB2 Rx Tx Up to 12deserializers Up to 12Serializers CMS Ecal SRP: Communications optiques  TCC-AB and AB-DCC links Distribution modules Individual LC fibers MTP fibers TCC SFP Serializer Tx SNAP12 : 12 channel pluggable parallel optic SFP – Small form factor pluggable Passive optical cross-connect  AB-AB links Développement de circuits et systèmes embarqués

15. Offshore Acquisition en temps réel de ~2000 ASIC de numérisation Réseau commuté Ethernet 100/1000 de 300 cartes processeur/FPGA/SDRam A terre Calculs de déclenchement en temps réel sur les données d’acquisition Ferme de ~100 stations PC-Linux Contrôle lent Données Horloge Energie Système d’acquisition Antares Exempled’ANTARES(cas d’évaluation) Offshore A terre CâbleElectro-mécanique Nœuds detraitement Nœudsd’acquisition Contrôlede ligne Détecteurs Boîte dejonction Câbleélectro-optique • ~10 lignes de détection (400 m) • ~ 300 nœuds d’acquisition (30 / ligne) • ~1000 photomultiplicateurs (3 / nœud) • ~2000 sources de données à 20 Mb/s max • Système offshore réparti sur 30 000 000 m3 Développement de circuits et systèmes embarqués

16. Carte processeur Processor (Motorola MPC860P@80MHz) Module de ContrôleLocal (LCM) Circuit Intégré frontal(Analogue Ring Sampler) Application Antares: Carte DAQ actuelle S. Anvar, H. Le Provost, DAPNIA/SEDI Data from storey(ASIC to digitalise) Programmable Logic FPGA(600k gates) Data Data Task Processor boot RTOS Slow Control Task Slow Control Memory Flash (4 MB) Memory SDRAM (64 MB) 100Mb/s Ethernet Link To shore station Slow Control for the Storey Développement de circuits et systèmes embarqués

17. Data 16 Mbit FLASH XILINX Configuration RTOS Slow Control DDR Memory (256 MB) Projet km3: Version intégrée XILINX Virtex-2 Pro XC2VP40 Multiple TOT ASIC TOT Analysis/ Time Stamp Buffer Manager Ref Clock PM signal Processor (IBM 405@400MHz) Data Task Slow Control Task 1Gb/s Ethernet Link To shore station Slow-Control for the Storey Développement de circuits et systèmes embarqués

18. Systèmes spatiaux • Processeurs … • Microcontrôleurs … • DSP 21020 • ASICs qualifiés • 2000: Prédiffusés CMOS Rad Tol MHS/Temic/Atmel • Circuit traitement de bord INTEGRAL-SPI • 2004: Précaractérisés Rad Tol Atmel 0.18 um, multiprojet • FPGA • Actel Rad Tol, antifusibles, flip-flops durcis • Développements actuels Herschel • Nouvelle famille jusqu’à 2 million portes éqvt. • Xilinx VirtexII Qpro Rad Tol • Processeur « soft » • Jusqu’à 6 millions portes éqvt. • Système de redondance haut niveau • Reconfiguration après lancement … • Croissance de la demande de traitement à bord • ECLAIRS • Détection à bord des sursauts gamma, alerte au sol • Gestion des mesures précédentes, zoom pour mesures postérieures Développement de circuits et systèmes embarqués

19. Programme(c/c++) if (i==0) then …. OStemps réel Création du noyau Description du système IPs:Serial Port Couche Ethernet MAC… Logique spécifique (VHDL, verilog) Process (clk) Begin … Processor Bus Processor System On Chip Système sur puce: Développement P. Kestener, H. Le Provost, DAPNIA/SEDI Système de développement Simulation Non volatile Memory Dynamic Memory Network Interface Specific Logic Développement de circuits et systèmes embarqués

20. Résumé Maîtrise du développement • Co-design • Recherche du partitionnement optimal matériel/logiciel • Description de tâches génériques • Allocation tardive • Langages uniformes (SystemC, …) • Co-simulation • Modèle fonctionnel d’exécution du programme des processeurs • Spécialisation tardive des interfaces et transactions • Intégration et vérification des blocs IP • Portage des exécutifs temps réel • uLinux, VxWorks • Contrôle du cycle du logiciel temps réel • Description en langage unifié • Test et validation sur machine générique • Déploiement sur cibles finales • Accès aux blocs IP • Modèle commercial peu adapté Développement de circuits et systèmes embarqués