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第 6 章　组合逻辑电路

第 6 章　组合逻辑电路. 概　述. 组合逻辑电路的 分析和设计方法. 编码器. 译码器. 数据选择器 与数据分配器. 加法器和数值比较器. 组合逻辑电路中的竞争冒险. 本章小结. 4.1 概　述. 主要要求：. 掌握 组合逻辑电路和时序逻辑电路的概念 。. 了解组合逻辑电路的特点与描述方法。. 组合逻辑电路. 时序逻辑电路. 一、组合逻辑电路的概念. 数字电路根据逻辑功能特点的不同分为. 　　指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。.

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第 6 章　组合逻辑电路

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  1. 第6 章　组合逻辑电路

  2. 概　述 组合逻辑电路的分析和设计方法 编码器 译码器 数据选择器与数据分配器 加法器和数值比较器 组合逻辑电路中的竞争冒险 本章小结

  3. 4.1概　述 主要要求： 掌握组合逻辑电路和时序逻辑电路的概念。 了解组合逻辑电路的特点与描述方法。

  4. 组合逻辑电路 时序逻辑电路 一、组合逻辑电路的概念 数字电路根据逻辑功能特点的不同分为 　　指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。 　　指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。

  5. 组合逻辑电路的逻辑功能特点： 　　没有存储和记忆作用。 组合电路的组成特点： 　　由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。 二、组合逻辑电路的特点与描述方法 组合电路的描述方法主要有逻辑表达式、 真值表、卡诺图和逻辑图等。

  6. 4.2组合逻辑电路的分析方法和设计方法 主要要求： 理解组合逻辑电路分析与设计的基本方法。 熟练掌握逻辑功能的逻辑表达式、真值表、 卡诺图和逻辑图表示法及其相互转换。

  7. 根据给定逻辑图写出输出逻辑式，并进行必要的化简根据给定逻辑图写出输出逻辑式，并进行必要的化简 列真值表 分析逻辑功能 一、组合逻辑电路的基本分析方法 分析思路： 　　根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。 基本步骤：

  8. (2)列逻辑函数真值表 输 入 输 出 A Y1 A B C Y B 0 0 0 0 Y C 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 001 010 100 111 [例] 分析下图所示逻辑 电路的功能。 Y1 Y 解： (1)写出输出逻辑函数式 (3)分析逻辑功能 　　根据异或功能可列出真值表如右表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。 A、B、C 三个输入变量中，有奇数个 1时，输出为 1，否则输出为 0。因此，图示电路为三位判奇电路，又称奇校验电路。 　　通过分析真值表特点来说明功能。

  9. Ai 输 入 输 出 Si Bi Ai Bi Ci-1 Si Ci Ci-1 0 0 0 0 0 Ci 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 Bi Ci-1 1 1 1 1 1 Ai 00 01 11 10 0 1 1 1 1 1 [例] 分析下图电路的逻辑功能。 (2)列真值表 解： (1)写出输出逻辑函数式 初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。 (3)分析逻辑功能 可列出真值表为 由 Ci-1 表达式可画出其卡诺图为： 　　由 Si 表达式可知，当输入有奇数个 1 时，Si= 1，否则 Si = 0。 　　将两个一位二进制数 Ai 、Bi与低位来的进位 Ci-1 相加，Si 为本位和，Ci 为向高位产生的进位。这种功能的电路称为全加器。

  10. 二、组合逻辑电路的基本设计方法 分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。 设计思路： 基本步骤： 分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。 　　首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值 0 ，何时取值1)。然后分析输出变量和输入变量间的逻辑关系，列出真值表。 　　根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。

  11. A、B、C三人表决电路 多数人同意，则提案通过，但A具有否决权 输 入 输出 A B C Y BC 0 0 0 0 0 A 00 01 11 10 0 0 0 1 0 0 1 =AC+AB=AC·AB 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 (一)单输出组合逻辑电路设计举例 [例] 设计一个A、B、C三人表决电路。当表决某个提案时， 多数人同意，则提案通过，但A具有否决权。用与非门实现。 用与非门实现 下面通过例题学习 如何设计组合逻辑电路 解： (1)分析设计要求，列出真值表 　　设 A、B、C同意提案时取值为 1，不同意时取值为 0；Y 表示表决结果，提案通过则取值为 1，否则取值为 0。可得真值表如右。 ，并求最简与非式 (2)化简输出函数 Y=AC+AB

  12. A B Y C Y =AC·AB (3)根据输出逻辑式画逻辑图 (二)多输出组合逻辑电路设计举例

  13. 输 入 输 入 输 出 输 出 本位和 Ai Ai Bi Bi Si Si Ci Ci 0 0 0 0 相加的两个数 向高位的进位 0 1 1 0 1 0 1 0 Ai 1 1 1 1 0 1 1 Si Bi Ci [例] 试设计半加器电路。 (1)分析设计要求， 列真值表。 解： 　　将两个1 位二进制数相加，而不考虑低位进位的运算电路，称为半加器。 (3)画逻辑图 (2)求最简输出函数式 Ci= AiBi

  14. = C A B Ai i i i Si Bi S i = + A B A B 1 Ci i i i i . = A B B A B A i i i i i i 　　此式虽非最简，但这样可利用Ci 中的 信号Ai Bi ，省去实现 Ai 和Bi 的两个非门， 从而使整体电路最简。 用与非门实现的半加器电路为 　　半加器电路能用与非门实现吗？

  15. 4.3编码器 主要要求： 理解编码的概念。 理解常用编码器的类型、逻辑功能和使用方法。

  16. 编码器(即Encoder) 编码器 被编信号 二进制代码 二进制编码器 编码器 二-十进制编码器 优先编码器 一、编码器的概念与类型 　　将具有特定含义的信息编成相应二进制代码的过程。 编码 实现编码功能的电路

  17. 省略不画 I0 Y0=I1·I3·I5·I7 Y0=I1·I3·I5·I7 Y1=I2·I3·I6·I7 I1 I1 Y2=I4·I5·I6·I7 输 入 输 出 I2 I2 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 Y0 Y0 1 0 0 0 0 0 0 0 0 0 0 I3 I3 8 个需要编码的输入信号 0 1 0 0 0 0 0 0 0 0 1 输出3位二进制码 0 0 1 0 0 0 0 0 0 1 0 I4 I4 Y1 Y1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 I5 I5 0 0 0 0 0 1 0 0 1 0 1 Y2 Y2 0 0 0 0 0 0 1 0 1 1 0 I6 I6 0 0 0 0 0 0 0 1 1 1 1 I7 I7 3 位二进制编码器 二、二进制编码器 　　用 n 位二进制数码对 2n 个输入信号进行编码的电路。 由图可写出编码器的输出逻辑函数为 由上式可列出真值表为 原码输出 被编信号高电平有效。 8 线– 3 线编码器

  18. 省略不画 I0 输　　　　入 输　出 I1 I1 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 I2 I2 0 1 0 0 0 0 0 0 0 0 0 0 0 1 Y0 Y0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 I3 I3 0 0 0 1 0 0 0 0 0 0 0 0 1 1 I4 I4 Y1 Y1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 输出4 位 二进制代码 0 0 0 0 0 1 0 0 0 0 0 1 0 1 I5 I5 0 0 0 0 0 0 1 0 0 0 0 1 1 0 Y2 Y2 I6 I6 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 I7 I7 Y3 Y3 0 0 0 0 0 0 0 0 0 1 1 0 0 1 I8 I8 8421BCD 码编码器 I9 I9 三、二－十进制编码器 　　将 0 ~ 9 十个十进制数转换为二进制代码的电路。又称十进制编码器。 原码输出 被编信号 高电平有效 10 线– 4 线编码器

  19. 输 入 输 出 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 四、优先编码器(即Priority Encoder) 　　允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。 　为何要使用优先编码器？ 　　普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。

  20. Y3 Y3 Y2 Y2 Y1 Y1 Y0 Y0 输　　　入 输　出 1 1 1 1 1 1 1 1 1 1 1 1 1 无编码请求Y3Y2Y1Y0=1111 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 I9 = 0 时，不论其他 Ii 为 0 还是 1，电路只对 I9 进行编码，输出 Y3Y2Y1Y0 = 0110，为反码，其原码为 1001。 × × × × × × × × 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 I9 = 1，I8 = 0 时，不论 I0 ~ I7 为 0 还是 1，电路只对 I8 进行编码，输出反码 0111。 CT74LS147 CT74LS147 × × × × × × × 0 1 0 1 1 1 × × × × × × × × 0 0 1 1 0 × × × × × × × 0 1 0 1 1 1 × × × × × × 0 1 1 1 0 0 0 × × × × × 0 1 1 1 1 0 0 1 I9 I9 I8 I8 I5 I5 I4 I4 I7 I7 I6 I6 I2 I2 I1 I1 I3 I3 × × × × 0 1 1 1 1 1 0 1 0 　　被编信号输入，(省略了 I0)，低电平有效。 × × × 0 1 1 1 1 1 1 0 1 1 　　被编信号优先级别从高到低依次为I9、I8、I7、I6、I5、 I4、I3、I2、I1、I0。 × × 0 1 1 1 1 1 1 1 1 0 0 × 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 二-十进制优先编码器CT74LS147 反码输出 依 次 类 推

  21. 4.4译码器 主要要求： 理解译码的概念。 掌握二进制译码器 CT74LS138 的逻辑功能和 使用方法。 理解其他常用译码器的逻辑功能和使用方法。 掌握用二进制译码器实现组合逻辑电路 的方法。

  22. 译码器(即 Decoder) 译码器 与输入代码对应的特定信息 二进制代码 二进制译码器 译码器 二 - 十进制译码器 数码显示译码器 一、译码的概念与类型 　　将表示特定意义信息的二进制代码翻译出来。 译码是编码的逆过程。 实现译码功能的电路

  23. n 位二进制代码 2n 位译码输出 二进制 译码器 0 译码输入 译　码　输　出 0 A1 A0 Y0 Y1 Y2 Y3 0 译码输入 译　码　输　出 0 0 0 1 1 1 0 A1 A0 Y0 Y1 Y2 Y3 0 1 1 0 1 1 0 0 1 0 0 0 1 0 1 1 0 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 0 0 1 0 1 1 0 0 0 1 二、二进制译码器 　　将输入二进制代码译成相应输出信号的电路。 译码输出高电平有效 译码输出低电平有效 2-4 线译码器电路与工作原理演示

  24. ( 一) 3 线 － 8 线译码器 CT74LS138 简介 逻辑功能示意图 A0 Y0 Y0 A1 Y1 Y1 A2 Y2 Y2 Y3 Y3 CT74LS138 Y4 Y4 STA Y5 Y5 STB Y6 Y6 STC Y7 Y7 　　使能端 STA 高电平有效，STB、STC 低电平有效，即当 STA = 1，STB = STC = 0 时译码，否则禁止译码。 (一)3 线 － 8 线译码器 CT74LS138 简介 8 个译码输出端 低电平有效。 3 位二进制码输入端 实 物 图 片

  25. CT74LS138真值表 输　　入 输　　　　出 Y0=A2A1A0=m0 Y0=A2A1A0=m0 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STA STB+STC Y1=A2A1A0=m1 Y1=A2A1A0=m1 × 1 × × × 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 × × × × 1 1 1 1 1 1 1 1 Y2=A2A1A0=m2 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 Y3=A2A1A0=m3 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 1 1 1 1 1 1 Y4=A2A1A0=m4 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 1 1 1 1 1 Y5=A2A1A0=m5 1 0 0 1 0 0 1 1 1 1 1 0 1 1 1 1 Y6=A2A1A0=m6 1 0 0 1 0 1 0 0 1 1 1 1 0 1 1 1 Y7 ~ Y0 由输入二进制码 A2、A1、A0 的取值决定。 Y7=A2A1A0=m7 1 0 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 0 输出逻辑函数式 禁止译码 0 0 允许译码器工作 　　二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。

  26. 1. 用CASE语句实现3-8线译码器VHDL程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY DECODER IS PORT(INP：IN STD_LOGIC_VECTOR(2 DOWNTO 0)； OUTP：OUT BIT_VECTOR (7 DOWNTO 0))； END ENTITY DECODER； ARCHITECTURE ART4 OF DECODER IS BEGIN PROCESS(INP) IS BEGIN CASE INP IS

  27. WHEN "000"=>OUTP<= "00000001"； WHEN "001"=>OUTP<= "00000010"； WHEN "010"=>OUTP<= "00000100"； WHEN “011”=>OUTP<= “00001000”； WHEN "100"=>OUTP<= "00010000"； WHEN "101"=>OUTP<= "00100000"； WHEN "110"=>OUTP<= "01000000"； WHEN "111"=>OUTP<= "10000000"； WHEN OTHERS=>OUTP<= "XXXXXXXX"； END CASE； END PROCESS; END ARCHITECTURE ART4；

  28. ( 二) 用二进制译码器实现组合逻辑函数 (二)用二进制译码器实现组合逻辑函数 　　由于二进制译码器的输出端能提供输入变量的全 部最小项，而任何组合逻辑函数都可以变换为最小项 之和的标准式，因此用二进制译码器和门电路可实现 任何组合逻辑函数。当译码器输出低电平有效时，多 选用与非门；译码器输出高电平有效时，多选用或门。

  29. [例] 试用译码器和门电路实现逻辑函数 解： (1)根据逻辑函数选择译码器 选用 3 线 - 8 线译码器 CT74LS138， 并令 A2 = A，A1 = B，A0 = C。 (2)将函数式变换为标准与 -或式 由于有 A、B、C 三个变量，故选用 3 线- 8 线译码器。 (3)根据译码器的输出有效电平确定需用的门电路

  30. CT74LS138 输出低电平有效， ，i = 0 ~ 7 因此，将 Y 函数式变换为 采用 5 输入与非门，其输入取自 Y1、Y3、Y5、Y6 和 Y7 。 Y Y & Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STA 1 CT74LS138 STB A0 A1 A2 STC A C B (4)画连线图

  31. 输 入 输 出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 [例] 试用译码器实现全加器。 (1)分析设计要求，列出真值表 解： 设被加数为 Ai，加数为 Bi，低位进位数为 Ci-1 。输出本位和为 Si，向高位的进位数为 Ci。 列出全加器的真值表如下： (2)根据真值表写函数式 (3)选择译码器 选用 3 线 – 8 线译码器 CT74LS138。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。

  32. CT74LS138 输出低电平有效， ，i = 0 ~ 7 因此，将函数式变换为 Ci Ci Si Si & & Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STA 1 CT74LS138 STB A0 A1 A2 STC Ai Ci-1 Bi (4)根据译码器的输出有效电平确定需用的门电路 (5)画连线图

  33. ( 三 ) 译码器的扩展 A0 A0 Y0 A0 Y0 Y1 Y1 A0 A1 A1 A0 A1 Y2 Y2 A1 A2 A2 A1 A2 Y3 STA Y3 A2 A2 1 Y4 Y4 STA CT74LS138(1) STB 1 Y5 Y5 A3 A3 STB Y6 Y6 STC A3 　　高位码 A3 与高位片 STA 端和低位片 STB 端相连，因此 ，A3 = 0 时低位片工作，A3 = 1 时高位片工作。 Y7 E Y7 STC E Y8 A0 Y0 Y1 Y9 A0 A1 Y2 Y10 A1 A2 Y3 STA Y11 A2 Y4 Y12 STA CT74LS138(2) STB Y5 Y13 STB Y6 Y14 STC Y7 Y15 STC (三)译码器的扩展 例如 两片 CT74LS138 组成的 4 线 –16 线译码器。 低位片 　　低 3 位码从各译码器的码输入端输入。 4 位二进制码输入端 高位片 16 个译码输出端 　　作 4 线 – 16 线译码器使能端，低电平有效。 STA不用，应接有效电平 1 。

  34. E = 1 时，两个译码器都不工作，输出 Y0 ~ Y15 都为高电平 1。 Y0 A0 A0 A0 A0 A0 Y0 低位片 Y1 Y1 A1 A1 A1 A1 A1 Y2 Y2 A2 A2 A2 A2 A2 Y3 STA STA Y3 1 1 Y4 Y4 E = 0 时，允许译码。 CT74LS138(1) STB STB Y5 Y5 (1)A3 = 0 时，高位片不工作，低位片工作，译出与输入 0000 ~ 0111 分别对应的 8 个输出信号 Y0 ~ Y7 。 A3 A3 A3 Y6 Y6 STC STC Y7 E E Y7 Y8 A0 A0 Y0 高位片 Y1 Y9 A1 A1 (2)A3 = 1 时，低位片不工作，高位片工作，译出与输入 1000 ~ 1111分别对应的8个输出信号Y8 ~Y15。 Y2 Y10 A2 A2 Y3 STA Y11 STA Y4 Y12 CT74LS138(2) STB STB Y5 Y13 Y6 Y14 STC STC Y7 Y15 CT74LS138 组成的 4 线 –16 线译码器工作原理

  35. Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 CT74LS42 A3 A0 A1 A2 4 线-10 线译码器CT74LS42逻辑示意图 三、二－十进制译码器 　　将 BCD 码的十组代码译成 0 ~ 9 十个对应输出信号的电路，又称 4 线 – 10 线译码器。 10 个译码输出端， 低电平 0 有效。 8421BCD 码输入端，从高位到低位依次为 A3、A2、A1 和 A0 。

  36. 4 线-10 线译码器 CT74LS42 真值表 十进制数 输 入 输 出 A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 0 2 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 0 3 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 0 4 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 0 5 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 0 6 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 0 7 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 0 8 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 9 1 0 0 1 1 1 1 1 1 1 1 1 1 0 伪 码 1 0 1 0 1 1 1 1 1 1 1 1 1 1 伪 码 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0

  37. 数码显示译码器 数码显示译码器 数码显示器 数码显示器 Y Y Y Y a a a a a a 译 码 器 译 码 器 驱 动 器 驱 动 器 Y Y Y Y b b b b A3 A3 0 0 Y Y Y Y b b f f c c c c g g Y Y Y Y A2 A2 1 0 d d d d Y Y Y Y e e e e A1 A1 0 0 e e c c Y Y Y Y f f f f A0 A0 1 1 Y Y Y Y g g g g d d 输入 BCD 码 输出驱动七段数码管显示相应数字 四、数码显示译码器 　　将输入的 BCD 码译成相应输出信号，以驱动显示器显示出相应数字的电路。 (一)数码显示译码器的结构和功能示意

  38. a g f b COM a a b f b f 　　发光字段，由管脚 a ~ g 电平控制是否发光。 g g e c e c 小数点，需要时才点亮。 d d DP DP c e d DP COM (二)数码显示器简介 1. 七段半导体数码显示器(LED) 　　数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。 显示的数字形式

  39. COM COM d c b a DP g f e 共阳极 R d c b a DP g f e COM R 共阴极 COM 共阳接法 共阴接法 半导体数码显示器内部接法 主要优点：字形清晰、工作电压低、体积小、可靠 性高、响应速度快、寿命长和亮度高等。 主要缺点：工作电流大，每字段工作电流约 10 mA 。 VCC +5 V 串接限流电阻 　　共阴接法数码显示器需要配用输出高电平有效的译码器。 a ~ g 和 DP 为高电平 时才能点亮相应发光段。 a ~ g 和 DP 为低电平时才能点亮相应发光段。 　　共阳接法数码显示器需要配用输出低电平有效的译码器。

  40. 主要优点：工作电压低，功耗极小。 主要缺点：显示欠清晰，响应速度慢。 2. 液晶显示器(LCD) 即液态晶体 　　液晶显示原理：无外加电场作用时，液晶分子排 列整齐，入射的光线绝大部分被反射回来，液晶呈透 明状态，不显示数字；当在相应字段的电极上加电压 时，液晶中的导电正离子作定向运动，在运动过程中 不断撞击液晶分子，破坏了液晶分子的整齐排列，液 晶对入射光产生散射而变成了暗灰色，于是显示出相 应的数字。当外加电压断开后，液晶分子又将恢复到 整齐排列状态，字形随之消失。 点亮七段液晶数码管的方法与半导体数码管类似。

  41. Ya Yb Yc Yd Ye Yf Yg CC14547 BI D C B A BI 4 线 – 7 段译码器/驱动器 CC14547的逻辑功能示意图 3. 七段显示译码器 译码驱动输出端，高电平有效。 8421 码输入端 消隐控制端，低电平有效。

  42. 4 线-7 段译码器/驱动器CC14547真值表 输 入 输 出 数字显示 Ya Yb Yc Yd Ye Yf Yg BI D C B A Ya Yb Yc Yd Ye Yf Yg 0 × × × × 0 0 0 0 0 0 0 消隐 0 × × × × 0 0 0 0 0 0 0 消隐 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 CC14547 1 1 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 2 2 BI D C B A 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 3 3 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 4 4 BI 1 1 0 0 1 1 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 5 5 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 6 6 4 线-7 段译码器/驱动器 CC14547 的逻辑功能示意图 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 7 7 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8 8 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 9 9 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 消隐 消隐 1 1 1 1 0 0 1 1 1 1 0 0 0 0 0 0 0 消隐 消隐 a 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 消隐 消隐 b f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 消隐 消隐 c 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐 消隐 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐 消隐 禁止数码显示 输入BCD 码 　　相应端口输出有效电平 1，使显示相应数字。 允许数码显示 伪码 数码显示器结构及译码显示原理演示

  43. 4.5数据选择器和数据分配器 主要要求： 理解数据选择器和数据分配器的作用。 理解常用数据选择器的逻辑功能及其使用。 掌握用数据选择器实现组合逻辑电路的方法。

  44. 4选1数据选择器工作示意图 D0 D1 Y D2 D3 0 1 A0 A1 一、数据选择器和数据分配器的作用 数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路. 又称多路选择器(Multiplexer，简称MUX)或多路开关。 D1 Y=D1 多路输入 一路输出 地址码输入 数据选择器的输入信号个数 N 与地址码个数 n 的关系为N = 2n 　　常用 2 选 1、4 选 1、8 选 1和 16 选 1 等数据选择器。

  45. 【例】用条件信号幅值语句设计4选1数据选择器【例】用条件信号幅值语句设计4选1数据选择器 LIBRARY IEEE； USE IEEE.STD_LOGIC_1664.ALL； ENTITY mux41 IS PORT (d0，d1，d2，d3，a，b： IN STD_LOGIC； q： OUT STD_LOGIC)； END ENTITY mux41 ； ARCHITECTURE ART OF mux41 IS SIGNAL SEL ：STD_LOGIC_VECTOR(1 DOWNTO 0)；

  46. BEGIN SEL<=b&a； q <= d0 WHEN sel="00"ELSE d1 WHEN sel="01"ELSE d2 WHEN sel="10"ELSE d3 WHEN sel="11"ELSE 'Z' END ARCHITECTURE ART；

  47. 4路数据分配器工作示意图 Y0 Y1 D Y2 Y3 A0 A1 0 1 数据分配器: 根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。 Demultiplexer，简称DMUX Y1 = D D 一路输入 多路输出 地址码输入

  48. Y Y ST ST A2 CT74LS151 A1 A0 D0 D3 D4 D1 D2 D6 D7 D5 CT74LS151的逻辑功能示意图 二、数据选择器的逻辑功能及其使用 4 选 1 数据选择器电路与工作原理动画演示 1. 8 选 1 数据选择器 CT74LS151 使能端，低电平有效 互补输出端 8 路数据输入端 实 物 图 片 地址信号输入端

  49. 8 选 1 数据选择器CT74LS151 真值表 Y Y 输　　入 输 出 ST A2 A1 A0 Y Y ST ST 1 × × × 0 1 A2 0 0 0 0 D0 D0 CT74LS151 A1 0 0 0 1 D1 D1 A0 D0 D3 D4 D1 D2 D6 D7 D5 0 0 1 0 D2 D2 0 0 1 1 D3 D3 0 1 0 0 D4 D4 ST=1时禁止数据选择器工作 CT74LS151逻辑功能示意图 0 1 0 1 D5 D5 ST=0时，数据选择器工作。选择哪一路信号输出由地址码决定。 0 1 1 0 D6 D6 0 1 1 1 D7 D7

  50. 0 0 1 0 输　　入 输 出 Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 ST A2 A1 A0 Y Y 1 0 0 0 1 × × × 0 1 0 0 0 0 D0 D0 0 0 0 0 0 0 0 1 D1 D1 0 0 0 0 0 0 1 0 D2 D2 0 0 1 1 D3 D3 0 1 0 0 D4 D4 0 1 0 1 D5 D5 0 1 1 0 D6 D6 0 1 1 1 D7 D7 CT74LS151 输出函数表达式 = m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D5+ m6D6+ m7D7 因为若A2A1A0=000，则 Y=D0 因为若A2A1A0=010，则 Y=D2

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