第3章
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第3章 FPGA/CPLD 结构与应用. 3.1 概 述. 组合电路 : 在逻辑上总是当前输入状态的函数 时序电路 : 其输出是当前系统状态与当前输入状态的函 数 , 它含有存储单元. 乘积项逻辑可编程结构. 图3-1 基本 PLD 器件的原理结构图. 一、可编程逻辑器件的发展历程. EPLD 器件. PROM 和 PLA 器件. 改进的 PLA 器件. GAL 器件. CPLD 器件. FPGA 器件. 内嵌复杂 功能模块 的 SoPC. 70年代. 80年代. 90年代.

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3.1 概 述

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Presentation Transcript


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第3章 FPGA/CPLD结构与应用

3.1 概 述

组合电路:在逻辑上总是当前输入状态的函数

时序电路:其输出是当前系统状态与当前输入状态的函

数,它含有存储单元.


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乘积项逻辑可编程结构

图3-1 基本PLD器件的原理结构图


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一、可编程逻辑器件的发展历程

EPLD 器件

PROM 和PLA 器件

改进的 PLA 器件

GAL器件

CPLD器件

FPGA器件

内嵌复杂

功能模块

的SoPC

70年代

80年代

90年代


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二、 可编程逻辑器件的分类

图3-2 按集成度(PLD)分类

比对基准:GAL22V10


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可编程逻辑器件从结构上区分,可分为乘积项结构器件和查找表结构器件.

可编程逻辑器件从编程工艺上划分,可分为一次性可编程器件(OTP)器件和多次性可编程器件器件.

一次性可编程器件(OTP)器件又分为熔丝型器件(如早期的PROM)和反熔丝型器件(如Actel公司的FPGA器件)

多次性可编程器件器件又分为紫外线擦除电可编程器件(EPROM),电可擦写编程器件(EEPROM),SROM查找表结构器件和Flash型器件.


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3.2 简单PLD原理

一、 电路符号表示

图3-3 常用逻辑门符号与现有国标符号的对照


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图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示

图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示


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二、 PROM(Programmable Read Only Memory)

图3-9 PROM基本结构:

其逻辑函数是:


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图3-10 PROM的逻辑阵列结构

逻辑函数表示:


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图3-11 PROM表达的PLD图阵列

图3-12 用PROM完成半加器逻辑阵列


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三、 PLA(Programmable Logic Array)

图3-13 PLA逻辑阵列示意图


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图3-14 PLA与 PROM的比较


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四、 PAL(Programmable Array Logic)

图3-15 PAL结构:

图3-16 PAL的常用表示:


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图3-17 一种PAL16V8的部分结构图


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五、 GAL(Generic Array Logic)

图3-18 GAL16V8的结构图


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乘积项逻辑

GAL:

General Array Logic Device

最多有8个或项,每个或项最多有32个与项

EPLD

Erasable Programmable Logic Device


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时钟信

号输入

输入口

逻辑宏单元

输入/输出口

GAL16V8

固定或阵列

可编程与阵列

三态控制


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图3-20寄存器模式组合双向输出结构

图3-19寄存器输出结构


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图3-22 复合型组合输出结构

图3-21 组合输出双向结构


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图3-24 输出反馈结构

图3-23 反馈输入结构


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图3-25 简单模式输出结构


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3.3 CPLD结构与工作原理

图3-26 MAX7000系列的单个宏单元结构


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(1) 逻辑阵列块(LAB)

图3-27- MAX7128S的结构


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(2) 宏单元

(3) 扩展乘积项

图3-28 共享扩展乘积项结构


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图3-29 并联扩展项馈送方式


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(4) 可编程连线阵列

(5) 不同的LAB通过在可编程连线阵列(PIA)上布线,以相互连接构成所需的逻辑。

图3-30 PIA信号布线到LAB的方式


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(6) I/O控制块

图3-31-EPM7128S器件的I/O控制块


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3.4 FPGA结构与工作原理

一、 查找表

图3-32 FPGA查找表单元:

图3-33 FPGA查找表单元内部结构


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输入1

查黑

找盒

表子

输入2

输出

输入3

输入4

基于查找表的结构模块

什么是查找表?

  • 一个N输入查找表 (LUT,Look Up Table)可以实现N个输入变量的任何逻辑功能,如N输入“与”、N输入“异或”等。

  • 输入多于N个的函数、方程必须分开用几个查找表( LUT)实现


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输入 A 输入 B 输入C 输入D

0

0

多路选择器

0

0

0

1

查找表

输出

16x1

RAM

1

0

0

0

0

查找表原理

0

0

0

1

1


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二、 FLEX10K系列器件

图3-34 FLEX 10K内部结构


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连续布线和分段布线的比较

连续布线 ( Altera 基于查找表(LUT)的 FPGA )

连续布线 = 每次设计重复的可预测性和高性能


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FLEX 10K系列FPGA结构图


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1、逻辑单元LE

图3-35 LE(LC)结构图


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快速加法器, 比较器和计数器

图3-36

进位链连通LAB

中的所有LE


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图3-37 两种不同的级联方式


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2、 逻辑阵列LAB----是由一系列的相邻LE构成的

图3-38-FLEX10K LAB的结构图


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3、 快速通道(FastTrack)—-是一系列水平和垂直走向的连续式布线通道

4、 I/O单元与专用输入端口

图3-39 IO单元结构图


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数据宽度8,4,2,1

输出宽度8,4,2,1

RAM/ROM

256x8

512x4

1024x2

2048x1

D

D

地址宽度

8,9,10,11

D

D

写使能

写脉冲电路

输入时钟

输出时钟

5、 嵌入式阵列块EAB----是在输入、输出口上带有寄存器的RAM块,是由一系列的嵌入式RAM单元构成。

图3-40 用EAB构成不同结构的RAM和ROM


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三、FPGA/CPLD生产商


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ispLSI系列:1K、2K、3K、5K、8K

ispLSI1016 、ispLSI2032、

ispLSI1032E、ispLSI3256A

MACH系列

ispPAC系列:

LATTICE

VANTIS

(AMD)

CPLD

其他PLD公司:

ACTEL公司: ACT1/2/3、40MX

ATMEL公司:ATF1500AS系列、40MX

CYPRESS公司

QUIKLOGIC公司

SO MUCH IC!

FPGA CPLD


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FPGA:

FLEX系列:10K、10A、10KE,EPF10K30E

APEX系列:20K、20KE EP20K200E

ACEX系列:1K系列 EP1K30、EP1K100

STRATIX系列:EP1系列 EP1S30、EP1S120

CYCLONE系列:EP1C20

EXCALIBUR系列:

CPLD:

MAX7000/S/A/B系列:EPM7128S

MAX9000/A系列

MAX3000系列

ALTERA


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3.5 FPGA/CPLD测试技术

一、 内部逻辑测试(可测性设计——如在ASIC设计中的扫描寄存器)

二、 JTAG(Joint Test Action Group---联合测试行动组)边界扫描测试

图3-41 边界扫描电路结构


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表3-1 边界扫描IO引脚功能


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图3-42 边界扫描数据移位方式


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图3-43 JTAG BST 系统内部结构


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图3-44 JTAG BST系统与与FLEX器件关联结构图


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图3-45 JTAG BST选择命令模式时序

TAP控制器的命令模式有:

SAMPLE/PRELOAD指令模式

EXTEST指令模式

BYPASS指令模式

IDCODE指令模式

USERCODE指令模式


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3.6 FPGA/CPLD产品概述

一、 Lattice公司CPLD器件系列

ispLSI1000E系列

ispLSI2000E/2000VL/200VE系列

1. ispLSI器件系列

ispLSI5000V系列

ispLSI 8000/8000V系列

2.ispLSI器件的结构与特点:

系统可编程功能。

采用UltraMOS工艺。

短路保护功能。

边界扫描测试功能。

加密功能。


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二、 Xilinx公司的FPGA和CPLD器件系列

1. Virtex E系列FPGA

2. SpartanⅡ器件系列

3. XC9500系列CPLD

4. Xilinx FPGA配置器件SPROM

5. Xilinx的IP核


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三、Altera公司FPGA和CPLD器件系列

  • StratixII系列FPGA

  • 2. Stratix 系列FPGA

3. ACEX系列FPGA

4. FLEX系列FPGA

5. MAX系列CPLD

6、Cyclone系列FPGA(低成本FPGA)

7、 CycloneII系列FPGA

8. Altera宏功能块及IP核


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表3-2 Altera FPGA常用配置器件


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3.7 CPLD和FPGA的编程与配置

一、编程

图3-46 10芯下载口

表3-3 图3-46 接口各引脚信号名称


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CPLD的编程方案

CPLD

CPLD

JTAG编程端口

isp编程端口

JTAG编程信号:TCK、TDO、TMS、TDI

编程适配电路

编程适配电路

PC机

PC机


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ISP功能提高设计和应用的灵活性

在系统现场重编程修改

未编程前先焊接安装

系统内编程--ISP

  • 允许一般的存储

  • 样机制造方便

  • 支持生产和测试流程中的修改

  • 允许现场硬件升级

  • 迅速方便地提升功能

  • 减少对器件的触摸和损伤

  • 不计较器件的封装形式


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ALTERA 的 ByteBlaster(MV)下载接口

此接口既可作编

程下载口,也可作

JTAG接口


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FPGA的3种常用的

标准下载配置模式

1、Passive Serial Mode

2、Active Serial Mode

3、JTAG Mode


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CPLD的JTAG方式编程

对CPLD编程

TCK、TDO、TMS、TDI为CPLD的JTAG口

图3-47 CPLD编程下载连接图


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CPLD的ISP方式编程

图3-48 多CPLD芯片ISP编程连接方式


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二、 使用PC并行口配置FPGA

图3-49 FLEX10K PS模式配置时序


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图3-50 多FPGA芯片配置电路


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FLEX、ACEX、APEX等系列FPGA器件配置连线图


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主系统通用

10针标准

配置/下载接口

PIN1

目标板10针标准

配置接口

OTP配置器件插座


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三、 用专用配置器件配置FPGA

图3-51 FPGA使用EPC配置器件的配置时序


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图3-52 FPGA的配置电路原理图

OTP配置器件:

EPC1441、EPC1、EPC1213等

方案2:PS端口OTP专用器件配置

缺点:

1、芯片价格高。

2、只能一次编程。

3、可配置的FPGA规模小,不能用于SOPC系统配置。

4、无法用于实时多任务重配置


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四、 用专用配置器件配置FPGA

外部上拉

电阻

1K X 5

EPC2可以多次重复编

程,且是isp方式编程

图3-53 EPC2配置FPGA的电路原理图


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五、 使用单片机配置FPGA

图3-54 MCU用PPS模式配置FPGA电路


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图3-55 单片机使用PPS模式配置时序


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图3-56 用89C52进行配置


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作 业

P68 3-2,3-3,3-7


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