مبحث پنجم

مبحث پنجم منطق ترتیبی همزمان Synchronous Sequential Logic Presented by Ali Maleki Spring Semester, 2009

فهرست مطالب مقدمهای بر مدارهای ترتیبی عناصر ذخیرهساز: لَچها عناصر ذخیرهساز: فلیپفلاپها تحلیل مدارهای ترتیبی ساعتدار کاهش و تخصیص حالت طراحی مدارهای ترتیبی همزمان

یادآوری مدار ترکیبی مداری شامل گیتهای منطقی که خروجیهای آن تنها به ورودیها در همان زمان وابسته است. واژهنامه: مدار منطقی ترکیبی: Combinational Logic, Combinatorial Logic

یادآوری مدار ترتیبی مداری شامل گیتهای منطقی و عناصر حافظه که خروجی آن علاوه بر ورودیهای فعلی به حالت مدار (ورودیهای قبلی) نیز وابسته است. واژهنامه:مدار منطقی ترتیبی: Sequential Logic

مدارهای ترتیبی (sequential circuits) مدارهای منطقی ترتیبی: عناصر حافظه (Memory elements) حالت مدار ترتیبی (State)

مدارهای ترتیبی (sequential circuits) • تقسیمبندی مدارهای ترتیبی مدارهای ترتیبی همزمان (Synchronous) مدارهای ترتیبی غیرهمزمان (Asynchronous) • عناصر حافظه در مدارهای ترتیبی در مدارهای ترتیبی همزمان: فلیپفلاپ (flip-flop) در مدارهای ترتیبی غیرهمزمان: عناصر تاخیر زمانی (تاخیر انتشار گیتها) عامل همزمانی در مدارهای ترتیبی همزمان: ساعت (clock)

مدارهای ترتیبی (sequential circuits) • مدارهای ترتیبی ساعتدار همزمان (Synchronous Clocked Sequential Circuit)

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) • ساعت (clock)

عناصر ذخیرهساز (Storage Elements) • لَچها: • با سطح سیگنال عمل میکنند. • حساس به سطح هستند (Level Sensitive). • فلیپفلاپها: • با گذر سیگنال ساعت از یک سطح به سطح دیگر فعال میشوند. • حساس به لبه هستند (Edge Sensitive). همهي فلیپفلاپها با لَچ ساخته میشوند.

عناصر ذخیرهساز (Storage Elements) • لَچها: • لَچ SR • لَچ D • فلیپفلاپها: • فلیپفلاپ D • فلیپفلاپ JK • فلیپفلاپ T

لَچ SR (SR Latch) لَچ SR با گیتهای NOR: حالت‌های مفید لَچ : حالت Set (Q=1 Q’=0) حالت Reset (Q=0 Q’=1) مثال: برای لَچ SR شکل بالا، جدول عملکرد روبرو را با رعایت ترتیب ورودیها تکمیل نمایید. جدول عملکرد یا جدول درستی؟ آیا این خروجی با انتظار ما تناقض ندارد؟

شرایط مسابقه (Race Condition) برای لَچ SR ، جدول داده شده را تکمیل کنید. ولی در واقعیت، ....

لَچ SR (SR Latch) لَچ SR با گیتهای NAND: مثال: برای لَچ SR شکل بالا، جدول عملکرد را با رعایت ترتیب ورودیها تکمیل نمایید.

لَچ SR (SR Latch) لَچ SR با ورودی کنترل:

لَچ D (D Latch – Transparent Latch) • پشتوانهي این نامگذاری: • لَچ D: قابلیت نگهداری داده (Data) • لَچ شفاف: وجود نداشتن حالت نامعین یا غیرمجاز

نمادهای ترسیمی برای لَچها

مدارهای کاربردی: مدار حذف نوسان کلید (Debouncer) نوسان کلید چیست؟ حذف نوسان کلید: وقتی کلید در حال جدا شدن از موقعیت 1 است. وقتی کلید در حال اتصال به موقعیت 2 است.

فلیپفلاپها

فلیپفلاپ D تحریکشده با لبه (Edge-triggered) فلیپفلاپ master-slave این فلیپ‌فلاپ با کدام لبه کار می‌کند؟ با لبه‌ي منفی (Negative-edge-triggered flip-flop) چگونه می‌توان این فلیپ‌فلاپ را به تحریک شده با لبه‌ي مثبت تبدیل نمود؟

فلیپفلاپ D تحریکشده با لبه (Edge-triggered) • فلیپفلاپ تحریکشده با لبهي مثبت • Positive-edge-triggered flip-flop

فلیپفلاپ D تحریکشده با لبه (Edge-triggered) • وقتی CLK=0 است. • وقتی D=0 است با آمدن لبه ي مثبت CLK • وقتی D=0 و CLK=1 است تغییر ورودی .... • وقتی D=1 است با آمدن لبه ي مثبت CLK • وقتی D=1 و CLK=1 است تغییر ورودی .... 1 0 خروجی بدون تغییر باقی می ماند. 0 0 1 1 خروجی Q=0 می شود. 0 1 1 خروجی Q=1 می شود. 0 1

نمادهای ترسیمی برای فلیپفلاپ D تحریکشده با لبه نشانگر ورودی دینامیک (dynamic input indicator) • بررسی عملکرد فلیپفلاپ D به کمک نمودار زمانی

محدودیت های زمانی فلیپ فلاپ D • زمان آماده سازی (setup time) • زمان نگهداری (hold time)

محدودیت های زمانی فلیپ فلاپ D • زمان انتشار (propagation time) • زمان آمادهسازی (hold time) • زمان نگهداری (setup time)

فلیپ فلاپ JK • شیوهي عملکرد D=JQ'+K'Q J=0 K=0 J=1 K=0 J=0 K=1 J=1 K=1 D=Q D=1 D=0 D=Q’

فلیپ فلاپ JK • بررسی عملکرد فلیپ فلاپ JK به کمک نمودار زمانی

فلیپ فلاپ JK مثال: با تعیین خروجی فلیپفلاپ، نمودار زمانی شکل زیر را تکمیل نمایید.

فلیپ فلاپ T • اصول عملکرد فلیپ‌فلاپ T • فلیپ‌فلاپ T با استفاده از فلیپ‌فلاپ JK • فلیپ‌فلاپ T با استفاده از فلیپ‌فلاپ D • نماد فلیپ‌فلاپ T آیا با فلیپ‌فلاپ JK می‌توان فلیپ‌فلاپ T ساخت؟

جدول مشخصه (characteristic Table) • جدول مشخصه برای فلیپ فلاپ JK • جدول مشخصه برای فلیپ فلاپ D • جدول مشخصه برای فلیپ فلاپ T

معادلهي مشخصه (characteristic Equation) D Flip-Flop : Q(t + 1) = D JK Flip-Flop : Q(t + 1) = JQ’ + K’Q T Flip-Flop : Q(t + 1) = TQ’ + T’Q

ورودیهای مستقیم (Direct Inputs) • Set – Preset • Reset – Clear • ضرورت وجود ورودی مستقیم

ورودیهای مستقیم (Direct Inputs) • بررسی ورودیهای مستقیم فلیپفلاپ به کمک نمودار زمانی • چه ارتباطی بین فرکانس ورودی (پالس ساعت) و خروجی این مدار وجود دارد؟

مدارهای کاربردی: تقسیمکنندهي فرکانس (Frequency Divider) مثال: مدار تقسیمکنندهي فرکانسی طراحی نمایید که موج مربعی ورودی را دریافت نموده و موج مربعی با فرکانس یک چهارم فرکانس ورودی تولید نماید. از فلیپفلاپ JK استفاده نمایید.

مدارهای کاربردی: تقسیمکنندهي فرکانس (Frequency Divider) مثال: مدار تقسیمکنندهي فرکانسی طراحی نمایید که موج مربعی ورودی را دریافت نموده و موج مربعی با فرکانس یک هشتم فرکانس ورودی تولید نماید. از فلیپفلاپ JK استفاده نمایید. طراحی کنید!

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) • معادلههای ورودی فلیپفلاپ • معادلههای حالت • جدول حالت • نمودار حالت • مثال: تحلیل مدارهای شامل فلیپفلاپ D • مثال: تحلیل مدارهای شامل فلیپفلاپ JK • مثال: تحلیل مدارهای شامل فلیپفلاپ T • ماشین حالت محدود Mealy و ماشین حالت محدود Moore

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) معادلههای ورودی فلیپفلاپ (Flip-flop Input Equation): مثال: معادله های ورودی فلیپ فلاپ را برای مدار ترتیبی همزمان زیر را بنویسید. DA= Ax + Bx DB= A'x y = (A + B)x'

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) معادلههای حالت (State Equations): مثال: معادلههای حالت مدار ترتیبی همزمان زیر را بنویسید. A(t +1) = A(t) x(t) + B(t) x(t) B(t +1) = A'(t) x(t) y(t) = [A(t) + B(t)] x'(t)

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) جدول حالت (State Table): مثال: جدول حالت مدار ترتیبی همزمان زیر را بنویسید. حالت فعلی ورودی حالت بعدی خروجی

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) جدول حالت (State Table): فرم نمایش دیگر:

تحلیل مدارهای ترتیبی ساعتدار (Clocked Sequential Circuit) نمودار حالت (State Diagram): حالت ورودی خروجی این شیوهي نمایش مربوط به شرایطی است که خروجی به ورودی وابسته باشد.

تحلیل مدارهای شامل فلیپفلاپهای D • معادلهي ورودی و معادلهي حالت • جدول حالت • نمودار حالت Input equation: DA= A  x  y State Equation: A(t+1)= A(t)  x  y

تحلیل مدارهای شامل فلیپفلاپهای JK • معادلههای ورودی • جدول حالت • نمودار حالت JA = B KA = Bx' JB = x' KB = A  x

تحلیل مدارهای شامل فلیپفلاپهای T • معادلههای ورودی • جدول حالت • نمودار حالت TA = Bx TB = x این شیوهي نمایش مربوط به شرایطی است که خروجی تنها به حالتها وابسته باشد.

مدلهای Mealy و Moore برای ماشینهای حالت محدود ماشین حالت محدود یا FSM(Finite State Machine) ماشین حالت محدودMealy ماشین حالت محدود Moore ماشین حالت محدودMealy ماشین حالت محدود Moore مدلMealy-Moore

مدلهای Mealy و Moore برای ماشینهای حالت محدود نمونهای از ماشین حالت محدودMealy، که پیشتر مورد بحث قرار گرفت:

مدلهای Mealy و Moore برای ماشینهای حالت محدود نمونهای از ماشین حالت محدودMoore، که پیشتر مورد بحث قرار گرفت:

طراحی مدارهای ترتیبی مفهوم طراحی در مقایسه با تحلیل مباحثی که در این بخش مطرح خواهد شد: کاهش حالت تخصیص حالت روند طراحی مثالها: طراحی آشکارساز دنباله (sequence detector) شمارندهي باینری سه بیتی . . .

کاهش حالت ضرورت و اهمیت کاهش حالت: روال کاهش حالت: 1- درون جدول حالت، حالتهای معادل را بیابید. 2- یکی از حالتهای معادل را حذف نمایید و بر این مبنا، محتوای جدول را بهنگام نمایید. 3- روند را تا جایی ادامه دهید که دیگر هیچ دو حالت معادلی نتوان یافت. توجه: کاهش حالت را با استفاده از نمودار حالت نیز میتوان انجام داد ولی انجام این کار با استفاده از جدول حالت سادهتر است.

مثال کاهش حالت مدار ترتیبی را در نظر بگیرد که با نمودار حالت زیر توصیف شده است. چرا حالتها با حروف مشخص شدهاند؟ در این مدار، تنها رشته ي ورودی- خروجی اهمیت دارد. به عنوان مثال می خواهیم با شروع از حالت a ،خروجی مدار را در پاسخ به رشته ي ورودی زیر به دست آوریم. 01010110100

a a d g b g c e f f f 0 1 0 1 1 0 0 0 0 0 0 0/0 0/0 a 0/0 0/0 1/0 1/0 0/0 0/0 0/0 0/0 b c 1/0 1/0 1/0 0/0 1/1 0/0 1/1 g d e 1/1 0/0 1/1 0/0 0/0 1/1 f 1/1 1/1 مثال کاهش حالت به عنوان مثال می خواهیم با شروع از حالت a ،خروجی مدار را در پاسخ به رشته ي ورودی زیر به دست آوریم. 01010110100 a 0 state input output 1 0 1 0 1 1 0 1 0 0

مبحث پنجم

مبحث پنجم

Presentation Transcript