Методология проектирования микропроцессоров с использованием SystemC

1. Выполнил:Желнин С.В. Научный руководитель: Фельдман В.М. Методология проектирования микропроцессоров с использованием SystemC

2. 1. Описаниепроблемы 1. Написание технического задания 2. Составление эскизного проекта и детальной спецификации 3. Проектирование на языке описания аппаратуры(RTL-моделирование) 4. Верификация RTL-модели 5. Синтез и физический дизайн Увеличение сложности микропроцессоров ведет к тому, что: усложняется составление спецификаций устройств и интерфейсов между ними скорость выявления логических ошибок в RTL-описаниях снижается(достигает нескольких часов и даже дней) остаются необнаруженные ошибки при выпуске микропроцессора

3. 2. Преимущества использования SystemC Преимущества над Verilog/SystemVerilog • Повышенная скорость разработки моделей цифровых устройств • Высокая скорость моделирования SystemC-описаний Преимущества над C/C++ • Возможность совместного моделирования описаний на SystemC и Verilog • Синтаксис, схожий с Verilog • Иерархическая декомпозиция описываемой системы на модули • Структурное соединение между модулями с использованием портов • Моделирование одновременных процессов на основе событий и списков планирования • Типы данных, пригодные для описания цифровой логики SystemC – стандартизованная библиотека С++(IEEE 1666-2005), используемая для описания аппаратуры и верификации RTL- моделей цифровых устройств

4. 3. Постановка задачи Разработать принципы использования языка SystemC для проектирования микропроцессоров в ЗАО «МЦСТ» Выполнить экспериментальную реализацию вычислительных устройств процессорного ядра «МЦСТ-4R»с использованием SystemC Исследовать эффективность от их внедрения Составить руководство по использованию языка SystemC для разработчиков аппаратуры

5. 4. Классификация уровней абстракций.Выбор уровня для проектирования на SystemC Уровни абстракции модели функциональных блоков Уровни абстракции модели интерфейсов Уровень архитектур (используется в ЗАО «МЦСТ») Безотносительная ко времени(untimed) Все процессы выполняются за нулевое время Безотносительная ко времени(untimed) Передача данных за нулевое время Менее детализи- ровано Уровень транзакций Степень детали- зации Относительная ко времени(timed) Все процессы выполняются за конечное время Уровня транзакций (Bus Cycle Accurate) Использование синхросигнала. Передача данных как транзакция Поведен- ческая модель Уровень регистровых передач (используется в ЗАО «МЦСТ») Уровня регистровых передач(RTL) Детальное описание. Использование синхросигнала Уровня портов(Pin Cycle Accurate) Использование синхросигнала. Детальное описание портов Более детализи- ровано Интервал между уровнями абстракций, используемых в проектах ЗАО «МЦСТ», осложняет верификации RTL-моделей

6. 5. Преимущества верификации по принципу эталонной модели SystemC-модель всего микропроцессора SystemC-описание других устройств Верифицируемая Verilog-модель устройства Эталонная SystemC-модель устройства SystemC-описание других устройств Сравнение выходных сигналов • Повышенная избирательность тестирования Возможность тестирования Verilog-моделей отдельных устройств в совокупности с SystemC-моделью всего микропроцессора • Ускорение моделирования Замена Verilog-моделей тех частей микропроцессора , которые не подвергаются тестированию, аналогами на SystemC • Ранняя верификация Возможность начать тестирование Verilog-моделей устройств еще до того, как будет готова Verilog-модель всего микропроцессора

7. 6. Одновременная разработка моделей на SystemC и Verilog Составление эскизного проекта, детальной спецификации Разработка программных тестов и симулятора системы команд Разработка и уточнение SystemC-модели Разработка и уточнение RTL-модели Верификация SystemC-модели эталонная модель Верификация RTL-модели + Параллельная реализация одной спецификации двумя командами специалистов на языках SystemC и Verilog => повышенная вероятность обнаружения ошибок - Затруднено изменение исходной спецификации Физический синтез RTL-модели

8. 7. Последовательная разработка моделей на SystemC и Verilog Составление эскизного проекта, детальной спецификации Разработка программных тестов и симулятора системы команд +Более ранняя оценка пригодности алгоритмов, заложенных в спецификации - Необходимо задерживать начало работ по проектированию на RTL Разработка и уточнение SystemC-модели Верификация SystemC-модели эталонная модель Разработка и уточнение RTL-модели Верификация RTL-модели Оба метода являются универсальными, и для разных проектов могут быть применены разные методы Физический синтез RTL-модели

9. 8. Использование SystemC при проектировании устройств процессорного ядра МЦСТ-4R Структурная схема процессорного ядра «МЦСТ-4R» • Устройство управления: • Дешифратор команд и устройство управления ресурсами • Регистровый файл и устройство управления регистровыми окнами • Устройство прерываний и управления специальными регистрами • Целочисленный канал: • Целочисленное арифметико-логическое устройство • Целочисленное устройство умножения • Целочисленное устройство деления

10. 9. Схема верификации SystemC-моделей устройств

11. 10. Ускорение моделирования(1)

12. 10. Ускорение моделирования(2) Скорость разработки SystemC-модели в 3 разавыше скорости разработки на языке Verilog Сравнение скорости моделирования SystemC-описаний и Verilog-описаний: • SystemC ModelSim:в 8-11 раз вышеVerilog • OSCI SystemC: в 12 – 13 раз вышеVerilog

13. 11. Проверка принципа верификации с использованием эталонной модели • Реализованы 2 дополнительных модуля: ALU wrapper(модуль адаптации входных сигналов для ALU c языка SystemC на Verilog)и модуль сравнения выходных сигналов • Тестирование началось до того, как был готов целочисленный канал на языке Verilog • Выявлено 6 ошибок в Verilog-описании

14. 12. Руководство по использованию SystemC. Архитектура(1)

15. 12. Руководство по использованию SystemC. Архитектура(2) • Подготовительная фаза (Elaboration): • Создание иерархии приложения, подключение портов. • Фаза моделирования (Simulation): • Модель вычислений основана на модели событий • Модель вычислений полностью совпадает с моделью вычислений Verilog • Отличается синтаксис регистрации событий по сравнению с Verilog

16. 13. Заключение • Определены принципы использования языка SystemC для проектирования микропроцессоров в ЗАО «МЦСТ» • Выполнена экспериментальная реализация вычислительных устройств процессорного ядра системы на кристалле «МЦСТ-4R»с использованием SystemC • Проведена верификация устройств по принципу эталонной модели и исправлены логические ошибки в Verilog-описаниях • Экспериментальные результаты показали эффективность использования SystemC • Составлено руководство по использованию языка SystemC для разработчиков аппаратуры

17. Спасибозавнимание!