Лекция Z

1. Лекция Z

2. Содержание лекции • Организация ЗУ • Организация со словарной выборкой • Организация с матричной выборкой • Организация с комбинированной выборкой • Элементы памяти ОЗУ статического типа • Элементы памяти на n-МДП транзисторах • Элементы памяти на транзисторах КМДП типа

3. Организация ЗУ(со словарной выборкой) WR/RD – запись/считывание; CS – вход выбора микросхемы; ID, OD – информационные вход и выход; Емкость 2m∙n, где n – разрядность слова m – разрядность адреса

4. Организация ЗУ(со словарной выборкой) • При обращении к БИС дешифраторы активируют одну из 2m адресных шин. информация хранимая в n запоминающих элементах расположенных в одной строке, поступает через буферный формирователь на выходы DO. • Недостатки такой организации: • сложность построения дешифратора адреса на большое число выходов • Данная организация используется в БИС ЗУ небольшой емкости.

5. Организация ЗУ(с матричной выборкой) WR/RD – запись/считывание; CS – вход выбора микросхемы; ID, OD – информационные вход и выход; Емкость 2m/2 ∙ 2m/2 = 2m, где m – разрядность адреса

6. Организация ЗУ(с матричной выборкой) • Код адреса разделяется на 2 части, каждая из которых подается на дешифраторы Х и Y При обращении информация считывается из одного из 2m запоминающих элементов. • Достоинства: • использование 2х простых дешифраторов вместо 1ого сложного • Недостатки: • сложные элементы памяти, допускающие двухкоординатную выборку • Данная организация используется в БИС ЗУ небольшой емкости, с числом разрядов n=1.

7. Организация ЗУ(с комбинированной выборкой) WR/RD – запись/считывание; CS – вход выбора микросхемы; ID, OD – информационные вход и выход;

8. Организация ЗУ(с комбинированной выборкой) При обращении выходы 4х формирователей записи подключаются с помощью ключевых элементов к 4 из 64 столбцов матрицы. При этом производится запись в 4 элемента памяти той строки матрицы, которая активизированна дешифратором Х. Остальные ячейк данной строки находятся в состоянии хранения информации. Организация матрицы: Используется в БИС ОЗУ большой емкости

9. Элементы памяти ОЗУ статического типа(элементы на n-МДП транзисторах) VT1, VT6 – двунаправленные ключи ввода-вывода( в режиме хранения они закрыты, в режиме записи и считывания – открыты сигналами на адресной шине) VT2 и VT4 – активные нагрузки транзисторов VT3 и VT5, которые образуют триггер.

10. Элементы памяти ОЗУ статического типа(элементы на n-МДП транзисторах) а) Считывание Перед считыванием на разрядные шины 0 и 1 подается напряжение источника питания. При считывании емкости РШ предварительно заряжаются до высокого уровня(ключи разомкнуты). На АШ подается высокий потенциал. Один из VT1 или VT6 на стоке/истоке которого низкий уровень напряжения, открывается и подключает ??? триггера к соответствующей РШ. В итоге возникает ток разряжающей емкость РШ и являющийся признаком считанной «0» или «1». Триггер при считывании не переключается.

11. Элементы памяти ОЗУ статического типа(элементы на n-МДП транзисторах) б) Хранение На АШ низкий уровень напряжения, VT1 и VT6 закрыты и блокируют триггер от разрядных шин. Может происходить считывание из других элементов через РШ0 и РШ1. в) Запись На РШ0 и РШ1 подаются противофазные состояния через ключ К1 и К2. С некоторой задержкой возбуждается адресная шина и открываются транзистора VT1 и VT6, затворы которых имеют более высокий потенциал по сравнению с из стоками/истоками. Затворы и стоки VT3 и VT6 триггера подключается к РШ

12. Элементы памяти ОЗУ статического типа(элементы на n-МДП транзисторах) • Недостатки • значительное потребление мощности в режиме хранения информации т.к. через открытое плече триггера течет ток • затраты времени на восстановление исходных потенциалов РШ при последовательных циклах считывания – записи.

13. Элементы памяти ОЗУ статического типа(элементы на КМДП транзисторах) Статическая мощность потребления мала В режимах переключения мощность потребления увеличи-вается из-за перезаряда паразитных емкостей схемы процессы записи и считывания протекают аналогично