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一种新型 8 位 DAC 的设计

一种新型 8 位 DAC 的设计. 罗江平. 中国科学院“核探测技术与核电子学”重点实验室. 中国科学院高能物理研究所. 2010 年 8 月 14 日. DAC 的应用. DAC 应用： 精确电压源的产生 音频信号的重建 视频信号的产生 微型处理器中的低功耗 DAC 本设计主要是应用在高能物理读出电子学上面 , 提供甄别器的阈值. 国内外的应用. BESⅢ MDC 电子学系统，校准刻度直流电压产生电路. ATLAS pixel chip. OPERA Chip ( LAL ORSAY). DAC 组成框图.

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一种新型 8 位 DAC 的设计

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Presentation Transcript

  1. 一种新型8位DAC的设计 罗江平 中国科学院“核探测技术与核电子学”重点实验室 中国科学院高能物理研究所 2010年 8月14日

  2. DAC的应用 • DAC应用： • 精确电压源的产生 • 音频信号的重建 • 视频信号的产生 • 微型处理器中的低功耗DAC • 本设计主要是应用在高能物理读出电子学上面,提供甄别器的阈值.

  3. 国内外的应用 BESⅢ MDC电子学系统，校准刻度直流电压产生电路 ATLAS pixel chip OPERA Chip ( LAL ORSAY)

  4. DAC 组成框图 D/A转换器一般由数字寄存器﹑模拟电子开关电路，解码网络，求和电路以及基准电压组成。数字量以串行或者并行方式输入，本设计中采用一个串并转换电路代替数字寄存器来控制输入。

  5. 工作原理 • 数模转换器的功能就是把数字量转换成模拟量，通常这种转换是线性的。设数模转换器输入的数字量为n位二进制码D（D=D1D2......Dn），D1为最高位（Most Significant Bit,简称MSB），Dn为最低位（Least Significant Bit，简称LSB），则输出模拟量A与输入数字量D之间的函数关系可以用下式来表示： • 输出模拟量与输入数字量成正比。输出模拟量由一系列二进制分量叠加而成的，每一个二进制分量为该位的权与模拟参考量K的积,，数模转换器的基本工作原理是基于权的控制，即权电压相加或权电流相加。

  6. 倒T型结构的尝试 问题： 单调性不好 毛刺（比较宽） 功耗大 原因： 开关不同步

  7. TWO STAGE RESISTIVE DIVIDER DAC 借鉴的结构,可分为coarse resistor (M bit)和fine resistor (N bit),总的电阻个数2M+2N<2M+N 节省面积 结构选择考虑因素: Process&mismatch dispersion Radiation impact

  8. 电阻型DAC主体结构 Ron = L/ (W * B * (Vgs-Vt))

  9. Bandgap for RP RN 带隙基准电压随温度变化曲线，近似零温度系数

  10. DAC静态性能（INL,DNL)的测试 测试DAC时，理想的ADC用来将输入标准模拟信号（正弦、ramp）转为数字正弦、 ramp ．经过待测dac得到输出模拟阶梯波与输入瞬态波形相减得到.

  11. INL测试(DACA+dac_inl_8bit) INL和DNL测试 DNL = |[(VD+1- VD)/VLSB-IDEAL - 1] | , where 0 < D < 2N - 2. INL = | [(VD - VZERO)/VLSB-IDEAL] - D | , where 0 < D < 2N-1.ENOB=SNR-1.76/6.02 DNL(0.274201LSB) INL(0.27985LSB) DNL测试(DACA+dac_dnl_8bit)

  12. Tsettle(建立时间测试) • 测试方法: • 输入ramp+idealADC (ramp刚好满足在01111111 到10000000所对应的值,考虑 这时开关同时开,闭合建立时间 应该最长) 测得建立时间约为65ns (稳定到误差1%以内)

  13. 芯片版图 DAC电阻串以及控制开关及相应 控制门级电路版图 版图部分主要考虑了对称以及匹配,以及添加保护环

  14. DAC Tran的波形 00000000到1111111转换图 00000000到10101010转化图 分析它们模拟信号随数字输入码变化依次上升的波形对我们掌握工作原理很有用处

  15. 综合数字电路以及Modelsim功能仿真 • 数字电路部分主要实现串并转换的功能 • Wr_en, 使能管脚 • Dsync 同步信号 • 1.首先必须加reset信号 • 2.一次输入8bit的数字信号(串行),同步信号dsyc必须跟输入信号保持同步 • 3.在八位的数字信号接收后必须等待一个时钟的时间(要考虑版图带入的寄生延迟)这时候使读写wr_en信号有效 • 4.保持wr_en有效直到下一个串行输入脉冲的到来

  16. 全芯片版图及LVS

  17. 简化网表以加快仿真速度以及更快定位大寄生电阻和电容net简化网表以加快仿真速度以及更快定位大寄生电阻和电容net • １.抽取电容时在PEX rule里增加选项　 • PEX REDUCED LUMPED C <10 • 可以大大简化网表 • ２.在XRC的rule file当中增加如下选项 • PEX YOLERANCE DISTRIBUTED R 10 将每个net寄生小电阻阻值迭加 大大简化网表，（从１８０００行减少到７７００行左右）

  18. 后仿真 DNL(差分非线性) INL(积分非线性)

  19. 后仿的一些经验教训 • 1.对于具有比较多的数字逻辑单元的schematic最好调用 已有的数字单元库,因为它具有更好的工艺稳定性,最重要的是寄生效应会小的多. • 2.布局必须合理,从电气角度出发,不能只顾及电路的美观. • 3.对于电源布局可以考虑上下布VDD,中间布VSS.衬底和地要分开,减少藕荷噪声. • 4.后仿DNLINL过大 (采用理想8bitADC测试方法) • 通过对每个net进行细仿，确定为电源线以及输出NET的寄生电阻电容效应太大，由此带来了毛刺，IR_drop效应,采用固定周期取稳定点然后线性拟合后结果没问题．

  20. DAC一些想法 • 1.就本设计而言如果只是根据串行输入得到一个基准压值的话没必要用到串并转换电路,可以考虑用更简单的方法,比如用移位寄存器再通过锁存同步输入DAC的模拟部分管脚即可,这样可避免PAD的寄生电容电阻给DAC带来glitch. • 2.对此次设计后仿的glitch问题的解决方案有两个: • a.减慢时钟沿速度 • b.在串行数据输入时才同步加入时钟,其他时刻关断时钟. • 3.要得到一个特别精确的基准电压值必须采用新的结构(这个有待进一步的研究)

  21. 仿真指标 • 设计采用新加坡特许半导体（Chart ）0.35um SiGe 工艺，3.3V单电源供电，工艺成熟稳定。在正常的工作温度（25℃），不同的工艺角（Typical、SS、FF、FS、SF）下仿真（图6、7）得到DAC性能如下表所示:

  22. DAC芯片测试 • 测试方法: ADC(12bit)+DAC+ADC测试方案 • 1.静态测试 • INL+DNL测试,12位的输入码字从000…0到111…1依次增加,施加到被测DAC,DAC将8位的输入码字转换成模拟电压并加到ADC上,ADC的输出送入FPGA与输入码字进行减法运算并进行拟和得到数据输出的任何一位中出现1就是INL,每个连续的数字误差输出中的变化就是DNL. • 2.动态测试 • 送入sin正弦波经过ADC生成数字正弦码,送入被测DAC中,得到数字信号,再经过ADC进行转换,得到的数字信号送入示波器进行DFT分析得到SNR,ENOB等动态信息.

  23. DAC 测试板电路

  24. Thanks!

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