第六章时序逻辑电路

第六章时序逻辑电路 6.1 概述 6.2 分析方法 6.3 常用的时序逻辑电路 6.4 设计方法习题

6.1 概述 定义: 电路的稳定输出(和状态)不仅和该时刻输入有关，还取决于电路原来的状态；或者说，还与以前的输入有关。定义决定的电路结构上的特点： • 必须包含存储器，用来存储状态；通常还包含组合电路； • 存储器的输出状态一般要反馈到组合电路的输入端。二、时序电路的框图电路状态信息

三、描述其逻辑功能的方程组 输出方程状态方程驱动方程

四、时序电路的分类 按电路中触发器的动作特点可分为：同步时序逻辑电路异步时序逻辑电路五、本章重点 • （同步）时序电路的分析方法； • （同步）时序电路的设计方法； • 常用电路的功能及其使用方法。

6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法步骤：逻辑图→三组方程→通过计算→状态转换表→状态转换图或时序图(可能的话，用文字描述功能)。例6.2.1 分析七进制加法(递增)计数器。

第1步：三组方程 输出方程驱动方程状态方程

第2步：计算求状态转换表

第3步: 求状态转换图 111这个状态只能被光顾一次

第4步: 求时序图(波形图) 功能总结

例6.2.3说明异步时序逻辑电路，分析其逻辑功能，画出状态图和时序图。例6.2.3说明异步时序逻辑电路，分析其逻辑功能，画出状态图和时序图。异步电路的分析过程和同步电路相同；不同的是触发条件不是同时满足，所以计算状态方程的时候要格外注意！

6.3 若干常用时序逻辑电路 6.3.1 寄存器和移位寄存器 7475 74175 一、寄存器(Register) 功能：寄存二进制代码。

二、移位寄存器(shift register) 功能：存储的代码能够在移位脉冲的作用下依次左移或右移。应用：数据的串行—并行转换、数值运算以及数据处理等。分类：右移、左移、双向。 1.右移寄存器 1 2 3 4 1 1 0 1

2. 集成移位寄存器74194 左移输出右移输出

3.扩展与应用 例如: 用两片74LS194A连城8位双向移位寄存器。

2.应用举例——数值运算 Y =M*8+N*2

6.3.2 计数器(Counter) 一、同步计数器 1.功能：对输入的时钟脉冲进行计数,以及对其它物理量的计量 2.分类：同步、异步；加法（递增）、减法（递减）、可逆（加/减）；二进制（编码）、二—十进制、循环码计数器等。模（容量）：一个计数循环包含的状态数N，或者一个计数周期包含的脉冲个数N，也称N进制(计数器)。 1. 四位二进制加法计数器

第1步：驱动方程，输出方程和状态方程 C=Q3Q2Q1Q0

第2步：根据计算得到状态转换表

第3步：状态转换图 次态=现态 + 1

第4步：时序图 1 2 3 4 5 6 7 8 9 A B C D E F 1 2 3 4 5 6 7 8 电子表就是对32768Hz进行215分频得到1Hz信号,进行计数实现计时的。应用：分频器Q0为2分频;Q1为4分频；Q2为8分频；Q3和C为16分频。

二进制加法计数器电路结构(驱动方程)的规律：二进制加法计数器电路结构(驱动方程)的规律：现态驱动方程次态 T4=Q0Q1Q2Q3

同步4位二进制加法计数器74161 清零端和置数端可以改变计数器状态变化规律！

次态=现态 - 1 四位二进制减法计数器状态图

4位二进制减法计数器及其结构特点 现态 1 0 1 1 1 0 0 - 1 ---------------------- 1 0 1 1 0 1 1 次态

二进制加/减计数器（可逆计数器） 加/减计数器计数结果加/减两种解决方案加/减计数器计数结果

a.单时钟式（加/减控制端）74191 74191功能表

74191时序图例子 74191功能表

b.双时钟式74193

2.十进制计数器

①十进制加法计数器74160 74160功能表

4TCP 6TCP TQ2=10TCP 十进制计数器74160分频特性 TCP CP Q0 Q1 Q2 Q3 C 1 2 3 4 5 6 7 8 9 A T=10TCP Q0二分频， Q1五分频， Q2、Q3、C都是十分频。

②十进制减法计数器 ③十进制可逆计数器基本原理一致，电路只用到0000 -- 1001的十个状态实例器件单时钟：74190,74168 双时钟：74192

二、异步计数器 1.二进制计数器 Q2Q1Q0 000 001 010 011 111 110 101 100 1 2 3 4 5 6 7 8 异步时序电路延迟时间具有积累特性，限制了工作速度！

Datasheet 数据表 74161(1)

74161(2)

74161(3)

三、任意进制计数器 复位法/清零法置数法 1. 已知已有计数器的模为N，要构成的任意进制计数器的模为M，且M<N。原理：从原来电路的N个状态中选择出M个构成新的有效循环。

/0 /0 /0 /C /1 /0 /0 /0 /0 /0 /0 例6.3.2：利用74160构成六进制计数器。(M=6,N=10) 步骤： 1. 清楚所用器件的时序逻辑特点 2. 根据控制端选择编码选择方案方案一、异步清零R’D • 进位信号

进位信号可以从Q输出端中选择，也可以构造进位信号。进位信号可以从Q输出端中选择，也可以构造进位信号。特点:1. 进位信号周期TC为计数循环的周期,即TC=N×TCLK； 2. 一个计数周期内只有一次变化。 4位二进制加法计数器时序图

标准进位信号 1. 在时序逻辑的最后一个状态(最大状态)为特殊电平(高/低电平) 2. 特殊电平只持续1个脉冲周期 4位二进制加法计数器时序图 • 改进电路

复位信号作用时间短，清零不可靠 仿真图

改进电路 延长清零信号长度到半个脉冲周期改进电路仿真图

方案二、同步置零法LD’ /0 /0 /0 /C /1 /0 /0 /0 /0 /0 /0 仿真图

/0 /0 /0 /C /1 /0 /0 /0 /0 /0 /0 方案三、同步置数法LD’ 优点：可以利用原来电路的进位输出端

2. 若M>N如何处理 方法：用多片N进制计数器级联成模大于M的计数器N′ 注意此处连接方式 (1)并行进位法（同步工作）在此时刻发生进位此时进位信号必须是“标准”进位信号！

此行说明ET功能优先EP ，即同时有信号输入ET起作用高低位进位都为标准进位信号

高位进位信号为非标准进位信号 即特殊电平持续宽度不为一个脉冲周期

(2)串行进位法（异步工作） 注意非门的使用对进位信号没有特殊要求！

构建M>N计数器原理和过程： 1. 级联构造计数器容量N′>M 2. 按照M<N的方法构建

例6.3.4构成29进制计数器（M<N′和M<N方法相同）例6.3.4构成29进制计数器（M<N′和M<N方法相同） (1) RD’端整体清零/复位法构造的标准进位信号

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