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Sistemas Sincrónicos vs. Asincrónicos

Sistemas Sincrónicos vs. Asincrónicos. Las señales pueden cambiar en cualquier momento La sincronización y pasaje de datos se realiza mediante handshakes. Hay un clock que rige el instante en que se pueden producir cambios

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Sistemas Sincrónicos vs. Asincrónicos

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Presentation Transcript


  1. Sistemas Sincrónicos vs. Asincrónicos • Las señales pueden cambiar en cualquier momento • La sincronización y pasaje de datos se realiza mediante handshakes • Hay un clock que rige el instante en que se pueden producir cambios • Todos los bloques se comunican mediante el clock y señales sincrónicas http://en.wikipedia.org/wiki/Asynchronous_circuit

  2. Flip-flops y Metaestabilidad • Las señales deben permanecer “quietas” en las proximidades de los flancos de clock

  3. Flip-flops y Metaestabilidad • De no cumplirse esta premisa, se entra en un estado de metaestabilidad

  4. Flip-flops y Metaestabilidad • Especificaciones de la Cyclone (nosotros usamos speed grade -6)

  5. Pautas para el diseño sincrónico • Esquema general

  6. Pautas para el diseño sincrónico • Estructura de la Cyclone (LE)

  7. Pautas para el diseño sincrónico • Ejemplo:

  8. Pautas para el diseño sincrónico • No es buena idea colocar lógica en el camino del clock Ej: gatedclock

  9. Pautas para el diseño sincrónico • Por más que el diseñador se asegure el comportamiento de la señal enable, se genera clockskew tCO – tDELAY < tHmin

  10. Pautas para el diseño sincrónico • Implementación más eficiente del FF con enable

  11. Pautas para el diseño sincrónico • Registered outputs • Se eliminan glitches • Se agrega un clock de latencia adicional

  12. Pautas para el diseño sincrónico • Maquinas de estado

  13. Pautas para el diseño sincrónico • Maquinas de estado: implementación • El “statememory” son FF que almacenan el código del estado actual • La LC calcula las salidas y el próximo estado

  14. Sincronización entre dominios de clock • Cualquier señal que ingrese del mundo exterior es asincrónica respecto al clock de la FPGA

  15. Sincronización entre dominios de clock • Solución: cadena de sincronización

  16. Ejercicios • Implementar usando VHDL: • Contador up/down de N bits con clearasincrónico, load sincrónico programable y clock enable • Maquina de estados para responder a un handshake asincrónico Tip: typestate_typeis (idle, … ); signal state : state_type := idle;

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