1 / 14

Разработка модулей коммутации данных в микропроцессоре «Эльбрус-4С+»

Разработка модулей коммутации данных в микропроцессоре «Эльбрус-4С+». Выпускная квалификационная работа на соискание степени бакалавра студента 816 группы Клишина П. А. Научный руководитель: д.т.н. Сахин Ю. Х. Новый микропроцессор «Эльбрус-4С+». 8 универсальных ядер

dora-craig
Download Presentation

Разработка модулей коммутации данных в микропроцессоре «Эльбрус-4С+»

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Разработка модулей коммутации данных в микропроцессоре «Эльбрус-4С+» Выпускная квалификационная работа на соискание степени бакалавра студента 816 группы Клишина П. А. Научный руководитель: д.т.н. Сахин Ю. Х.

  2. Новый микропроцессор «Эльбрус-4С+» • 8 универсальных ядер • Частота не менее 1000 МГц • Пиковая производительность не менее 150 Gflops • Четыре канала оперативной памяти DDR3 SDRAM • Технология 40 нм

  3. Структурная схема «Эльбрус-4С+»

  4. Постановка задачи • Разработка входного коммутатора L3-кэша • Разработка буфера данных по записи контроллера памяти • Тестирование модулей

  5. Входной коммутатор данных L3 кэша Функции устройства: • Коммутация данных с 7 направлений в L3$ • Адресация по банкам L3$ • Данные из контроллеров памяти должны поступать в кэш с минимальными задрежками Параметры устройства: • Наивысший приоритет у контроллеров памяти • Арбитр с круговым приоритетомдля каналов I/O и линков

  6. Входной коммутатор данных L3 кэша Структурная схема

  7. Входной коммутатор данных L3 кэша • Ширина входных интерфейсов – 128 бит, ширина выходных интерфейсов – 256 бит • Прием данных из контроллеров памяти за 2 такта • Прием данных из каналов ввода-вывода за 2 или 4 такта • Прием данных от контроллеров межпроцессорных линков за 3 или 5 тактов • Выдача данных – 1 такт

  8. Буфер данных по записи контроллера памяти Требования: • Коммутация данных с 5 направлений (из межпроцессорных линков, домашнего процессора и контроллера памяти) • Осуществление операции «чтение-модификация-запись» с использованием одной ячейки в буфере • Входные интерфейсы работают на частоте процессора, а выходные – на частоте контроллера памяти

  9. Буфер данных по записи контроллера памяти Интерфейсы с системой

  10. Буфер данных по записи контроллера памяти • QMU – двухпортовая очередь для выдачи номера свободной ячейки в rl_buff • Dready – битовая шкала, показывающая контроллеру памяти готовность данных в ячейках • Arb – арбитр, наивысший приоритет у данных из контроллера памяти, остальные направления по круговому приоритету

  11. Буфер данных по записи контроллера памяти Операция «чтение-модификация-запись» • Запись в одну ячейку буфера • Определение модифицированных/ • немодифированных данных и запись по маске/отрицанию маски • Завершение сбора данных по сигналу из coh_analyser

  12. Буфер данных по записи контроллера памяти • Буфер реализован на блочной памяти, глубиной в 32 ячейки • За такт происходит запись только с одного направления • При операции «write-back» из home-процессора выдача данных в память происходит через 2 такта после приема

  13. Результаты • Разработано Verilog-описание модуля входного коммутатора L3-кэша • Разработано Verilog-описание модуля буфера данных по записи контроллера памяти • Оба модуля встроены в контроллер межсистемного обмена • Начато тестирование

  14. Спасибо за внимание!

More Related