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Watchdog Timer. O WDT causa um reset quando há falha no software ou no hardware (travamento); Está sempre habilitado e opera de maneira independe da CPU; É possível desabilitar através do bit 6 do WDCR (registrador de controle do WDT) e do bit 5 do SCSR2 (registrador de controle e status 2);
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Watchdog Timer • O WDT causa um reset quando há falha no software ou no hardware (travamento); • Está sempre habilitado e opera de maneira independe da CPU; • É possível desabilitar através do bit 6 do WDCR (registrador de controle do WDT) e do bit 5 do SCSR2 (registrador de controle e status 2); • Basicamente, é um contador de 8 bits que gera um reset no DSP se ocorrer um estouro (de FFH para 00H).
Watchdog Timer • A frequência do WDT (WDCLK) é derivada da frequência da CPU (CPUCLK): WDCLK = CLKOUT / 512 • Exemplo: com o clock da CPU em 40 MHz, o clock utilizado no WDT é 78125 Hz.
Watchdog Timer • O contador do WDT (WDCNTR) deve ser reiniciado antes de seu overflow; • Para reiniciar o WDCNTR, é necessário escrever o valor 55H e, na sequência, o valor AAH no WDKEY; • Qualquer outro valor causará um reset no DSP;
Watchdog Timer • O overflow do WDCNTR ou a escrita de um valor incorreto no WDKEY seta o flag WDFLAG; • Depois de um reset, o programa lê o flag WDFLAG para determinar a fonte do reset; • Esse flag deve ser zerado pelo software.
Entradas/Saídas Digitais • A maioria dos pinos de entradas/saídas (I/O) possuem funções compartilhadas; • Três registradores (MCRA, MCRB, MCRC) são utilizados para controlar os MUX’s que selecionam a função primária ou I/O; • Seis registradores (PADATDIR, PBDATDIR, PCDATDIR, PDDATDIR, PEDATDIR, PFDATDIR) controlam a direção e dados dos pinos de I/O.
Sistema de Clock • XTAL1 / CLKIN • Entrada de clock conectada a um cristal externo; • É conectado ao oscilador PLL interno; • XTAL2 • Saída de clock vinda do oscilador PLL interno; • Utilizado com referência do cristal externo;
Sistema de Clock • CLKOUT / IOPE0 • Saída de clock da CPU (CLKOUT) ou do WDT (WDCLK) – configurável através do bit 14 do SCSR1; • Bit 0 do PORTE;
Sistema de Clock • PLL • Fatores de multiplicação do oscilador principal: de 0,5 a 4; • Configurável através dos bits 9, 10 e 11 do SCSR1.
Gerenciador de Eventos • Módulos Gerenciadores de Eventos: EVA e EVB; • Funções específicas para controle de movimento e controle de motores; • Cada módulo possui: • 2 temporizadores; • 3 unidades de comparação; • Saídas PWM; • 3 unidades de captura; • Circuito para encoder – QEP (Quadrature Encoder Pulse); • Interrupções.
Gerenciador de Eventos • Utilizam clock interno ou externo: • Pinos TCLKINA ou TCLKINB como entradas de clock externo; • Os pinos de entrada TDIRA ou TDIRB definem a direção da contagem dos temporizadores: • 0 contagem decrescente; • 1 contagem crescente. • Cada módulo possui 8 saídas PWM.
Gerenciador de Eventos • Os seguintes eventos dos temporizadores podem causar interrupções: • Overflow – o valor do contador é FFFFH; • Underflow – o valor do contador é 0000H; • Compare Match – o valor do contador é igual ao conteúdo do registrador de comparação; • Period Match – o valor do contador é igual ao conteúdo do registrador de período;
