Средства системной отладки рекуррентного вычислителя

1. Средства системной отладки рекуррентного вычислителя Д.Ю. Степченков, В.С. Петрухин, Н.В. Морозов Институт проблем информатики РАН МЭС-2014

2. Содержание • Особенности архитектуры • Выбор средств отладки • Встроенные средства отладки • Отладка вычислителя • Состав вычислителя • Разработанные средства отладки • Заключение МЭС-2014

3. Особенности архитектуры • В ИПИ РАН ведутся работы по разработке вычислителя, архитектура которого обладает следующими особенностями: • нетрадиционная гибридная архитектура; • рекуррентный характер организации вычислительного процесса; • объединение потока команд и потока данных в единый поток; • аппаратная реализация на основе программируемых логических схем (ПЛИС) типа FPGA; МЭС-2014

4. Выбор средств отладки • В качестве элементной базы была выбрана плата Cyclone V GX FPGA фирмы Altera • Критерии отладки: • максимальное использование стандартных средств отладки реализованных в Quartus II; • минимум дополнительной аппаратуры. • Выбранные средства отладки делятся на: • встроенные отладочные средства Quartus II; • дополнительные отладочные средства. МЭС-2014

5. Встроенные средства отладки • редактор отладочных выводов (SignalProbe Pins); • редактор интерфейса для внешнего логического анализатора (Logic Analyzer Interface Editor); • редактор содержимого памяти в системном окружении (In-System Memory Content Editor); • встраиваемый логический анализатор SignalTap II (SignalTap II Logic Analyzer); • редактор исходников и пробников (In-System Sources and Probes Editor); • виртуальный JTAG (Virtual JTAG); • отладочные средства процессора Nios II. МЭС-2014

6. НеиспользованныесредстваотладкиНеиспользованныесредстваотладки МЭС-2014

7. Использованные средства отладки МЭС-2014

8. Отладка вычислителя Для оптимизации временных и финансовых затраты на реализацию средств отладки выбрано сочетание встроенных средств отладки и дополнительно спроектированных элементов Вычислитель реализован в виде двухуровневого варианта с ведущим фон–неймановским процессором на верхнем управляющем уровне и рядом потоковых процессоров на нижнем уровне –РОУ. Управляющий уровень реализован в виде программы на основе процессора Nios II. РОУ представляет собой VHDL–описания для синтеза на ПЛИС Cyclone V. Обмен данными между этими уровнями осуществляется через буферную память МЭС-2014

9. Структура аппаратных средств ГАРОС МЭС-2014

10. Состав вычислителя Управляющий уровень (УУ) состоит из: вычислительного ядра Nios II; системной шины Авалон; памяти процессора Nios II и стандартных средств отладки. В РОУ входит: двухпортовая буферная память (БП); мультиплексор записи в БП (Мх); память констант (ПК); распределитель; 4 секции обрабатывающего устройства (ОУ); устройство управления; разработанные средства отладки. ГАРОС взаимодействует с персональным компьютером (К) через интерфейс USB 2.0. В качестве средств системной отладки введены анализатор SignalTap II и редактор содержимого памяти в системном окружении которые соединены со стандартным интерфейсом JTAG: МЭС-2014

11. Разработанные средства отладки Зеркальная память (ЗП) Счетчик шагов (СШ) Память содержимого регистров (ПР) Виртуальные клавиши и индикаторы (ВКИ) Формирователь отладочных событий (ФОС) СШ исполнения РОУ предназначен для осуществления контроля за процессом отладки и анализа исполняемой капсулы. Особенно актуален СШ для пошаговой отладки. Счетчик шагов МЭС-2014

12. Виртуальный пульт Виртуальные клавиши и индикаторы, представляют собой виртуальный пульт для управление процессом отладки РОУ. ВКИ сформированы с помощью редактора источников и пробников. С виртуального пульта можно подавать сигналы на входы схем РОУ и следить за состоянием выбранных выходов, возможно проводить ручное тестирование отдельных схем МЭС-2014

13. Формирователь отладочных событий ФОС состоит из набора событий и запрограммированной реакции на них. Набор событий формируется посредством редактора содержимого памяти и редактора источников. Набор событий в ФОС обеспечивает трассировку процесса исполнения капсул в РОУ. В процессе отладки содержимое регистров РОУ копируется в ПР аппаратным способом по команде при очередном шаге или по отладочному событию. Поскольку содержимое ПР доступно редактору содержимого памяти, то это обеспечивает возможность наблюдения за содержимым регистров РОУ стандартными средствами отладки Память Регистров МЭС-2014

14. Зеркальная память ЗП – это небольшая однопортовая память, являющаяся окном в двухпортовую, не доступную встроенным средствам отладки, БП в диапазоне заданных адресов. Задание диапазона адресов и редактирование содержимого ЗП осуществляетсяс помощью редактора памяти. ИнициализацияЗП и перемещение данных между с ЗП и БП осуществляется ВКИ. Для этого указывается нужный диапазон адресов в БП и дается соответствующая команда. ЗП используется в режиме отладки для просмотра содержимого адресного окна карты памяти и загрузки капсул в БП. В обычном режиме доступна для хранения программ Nios II, критичных по времени выполнения. ЗП состоит из адресного окна карты памяти и окна условий отладки РОУ. МЭС-2014

15. Заключение Использование встроенных средств отладки Quartus II упрощают процесс верификации проектов на основе ПЛИС, но для отладки вычислителя в рамках материально - временных ограничений этих средств недостаточно. Были реализованы дополнительные отладочные средства: зеркальная память, счетчик шагов, память регистров, виртуальный пульт, формирователь отладочных событий. Сочетания разработанных и встроенных средств отладки обеспечило поддержку процесса совместной отладки аппаратных и программных средств. Принципы, лежащие в основе разработанных средств отладки универсальны. МЭС-2014

16. Контакты Директор: Академик Соколов И. А. Адрес: Федеральное государственное бюджетное учреждение науки Институт проблем информатики Российской академии наук (ИПИ РАН), Россия, 119333, Москва, ул. Вавилова , д. 44, корпус 2 Телефон: 7 (095) 137 34 94 Fax: 7 (095) 930 45 05 E-mail: ISokolov@ipiran.ru Докладчик: Степченков Д. Ю., 8-495-678-02-57, stepchenkov@mail.ru МЭС-2014