slide1
Download
Skip this Video
Download Presentation
Univerzitet u Nišu Elektronski fakultet Katedra za Elektroniku Goran S. Jovanović Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL

Loading in 2 Seconds...

play fullscreen
1 / 44

Univerzitet u Ni u Elektronski fakultet Katedra za Elektroniku Goran S. Jovanovic Linearizacija naponski kontrolisane - PowerPoint PPT Presentation


  • 130 Views
  • Uploaded on

Univerzitet u Nišu Elektronski fakultet Katedra za Elektroniku Goran S. Jovanović Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL – Doktorska disertacija – Niš, 2006. standardni elementi i linije za kašnjenje arhitektura i osobine DLL kola, poređenje sa PLL

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about 'Univerzitet u Ni u Elektronski fakultet Katedra za Elektroniku Goran S. Jovanovic Linearizacija naponski kontrolisane ' - chaela


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript
slide1

Univerzitet u Nišu

Elektronski fakultet

Katedra za Elektroniku

Goran S. Jovanović

Linearizacija naponski kontrolisane

linije za kašnjenje za primenu u DLL

– Doktorska disertacija –

Niš, 2006.

slide2

standardni elementi i linije za kašnjenje

arhitektura i osobine DLL kola, poređenje sa PLL

linearizovani analogni elemenati za kašnjenje, tri rešenja

aplikacije sa elementima za kašnjenje i DLL kolom

slide3

širok opseg regulacije

linearna karakteristika regulacije

mala potrošnja

diskretna karakteristika

gruba regulacija

viši nivo džitera

kontinualna i

fina regulacija

jednostavna realizacija

otporni na smetnje

uzak opseg regulacije

nelinearna regulacija

veća potrošnja

širok opseg regulacije,

fina regulacija

složena realizacija

komplikovano upravljanje

veća potrošnja

slide4

Digitalno kontrolisane linije su realizovane kao niz od elementa sa fiksnim kašnjenjem.

Broj elemenata kroz koje prolazi signal određuje vrednost kašnjenja

slide5

Upravljanje digitalnom linijom:

multiplekserom,

pomeračkim registrom i

CMOS preklopnikom

slide6

Jednostavna kola sa strukturom invertora ili bafera.

Kontrolni napon utiče na:

položaj radne tačke,

vrednost impedanse u kritičnoj tački

slide7

Sastavljen je od:

dva invertorska stepena

bias kola

Tranzistori M3 i M4 iz prvog invertora ograničavaju struju punjenja i pražnjenja parazitne kapacitivnosti na izlazu.

slide8

Sastavljen je od:

invertorskog stepena

promenljivog kapacitivnog opterećenja

Invertor sa kapacitivnom izlaznom impedansom (tranzistori M4 i M8)

Nije potrebno bias kolo.

Kontrolni napon Vctrl se dovodi na gejtove tranzistora M3 i M7 koji rade u linearnom režimu (kao otpornici) i određuju vrednost izlazne impedanse

slide9

struktura leča

dobra otpornost na smetnje i usklađenost kašnjenja prednje i zadnje ivice

Oba elementa rade na principu ograničavanja struje, a koriste parazitne kapacitivnosti za dobijanje vremenske konstante

veoma fina regulacija kašnjenja i odlična otpornost na smetnje

složena realizacija, velika potrošnja, mali nivo izlaznog signala

slide10

Prednosti su na strani “strujno oslabljenog” elementa:

najširi opseg regulacije,

najjednostavnija realizacija,

najmanja potrošnja

slide11

DLL kolo bazira svoj rad na elementima i linijama za kašnjenje.

Obezbeđuje da takt signal na izlazu dobije kontrolisanu vrednost kašnjenje koja omogućava da se sinhronizuje sa referentnim taktom.

Zavisno od principa rada DLL kola se klasifikuju kao

analogna

digitalna

hibridna (sa dvostrukom petljom)

Faze referentnog i izlaznog signala se porede i ako postoji neusklađenost, negativna reakcija u petlji, koriguje vrednost kašnjenja.

slide14

širok opseg regulacije

fina regulacija

složena realizacija

komplikovano upravljanje

veća potrošnja

slide15

sistem prvog reda,

apsolutno stabilan

slide16

sistem drugog reda,

potencijalno nestabilan

slide18

Predložena su tri rešenja za analogne naponski kontrolisane linije sa linearnom regulacijom kašnjenja u funkciji od kontrolnog napona:

    • sa kontrolom napona praga
    • strujno oslabljeni element sa simetričnim opterećenjem
    • strujno oslabljeni elementsa nelinearnim bias kolom
  • Predložena rešenja se razlikuju po
    • načinu realizacije i
    • pogodna sa za različite opsegu regulacije kašnjenja
slide19

Kašnjenje je određeno sa:

    • strujom punjenja/pražnjenja
    • izlaznom impedansom (kapacitivnost)
    • naponom praga (histerezisom)

t=tdLH= tdHL

DV=VH+-V-= V+-VH-

I1=I2=I

slide20

Kašnjenje je srazmerno:

    • izlaznoj kapacitivnosti i
    • naponu praga (histerezisu)
  • a obrnuto srazmerno
    • struji punjenja/pražnjenja izlazne kapacitivnosti

naponska regulacija izlazne kapacitivnosti ne može da se izvede na pogodan i linearan način

slide21

Sastavljena je od blokova:

    • integrator (IN)
    • generator napona praga (GH)
    • komparatora (K)

napon praga VH ima različite vrednosti za rastuću i opadajuću ivicu takta, da ne bi došlo do promene širine impulsa.

slide22

generator histerezis napona sa regulacionom karakteristikom

kompletna šema linije za kašnjenje sa regulacijom napona

slide23

zavisnost kašnjenja od kontrolnog napona

greška linearnosti u karakteristici kašnjenje od kontrolnog napona

slide24

Modifikacija je izvršena dodavanjem tranzistora M5 i M6 koji predstavljaju simetrična opterećenja.

Simetričnih opterećenja povećavaju struju punjenja/pražnjenja izlazne kapacitivnost i menjaju oblik regulacione karakteristike.

Struja više nije konstantna i zavisi od trenutne vrednosti izlaznog napona.

Ovo daje efekat negativne reakcije koja utiče na linearizaciju regulacione karakteristike.

slide25

greška linearnosti u karakteristici kašnjenje od kontrolnog napona

zavisnost kašnjenja od kontrolnog napona

slide27

Bias kolo kontroliše struju Icp punjenja/pražnjenja izlazne Cload kapacitivnosti.

U standardnim rešenjima struja Icp na linearan način zavisi od kontrolnog napona Vctrl.

Povezivanje BIAS kola i strujno oslabljenog elementa za kašnjenje

Kašnjenje je određeno jednačinom:

slide28

Nelinearno bias kolo koristi kvadratnu karakteristiku MOS tranzistora u zasićenju.

Projektovano je da obezbedi recipročnu vrednost između struje i kontrolnog napona.

slide30

Četvoro-stepena linija za kašnjenje sa nelinearnim bias kolom

Arhitektura DLL kola sa dve strujne pumpe.

Obezbeđuje diferencijalni kontrolni napon.

slide32

Praktična primena DLL kola obuhvata široku oblast, počevši od svuda prisutnih komercijalnih uređaja do visoko profesionalnih primena:

    • brze RAM memorije,
    • serijski USB2 i IEEE 1394 interfejsi
    • FPGA čipovi,
    • telekomunikacije,
    • kolima za praćenje PN koda
    • sistemimi sa proširenim spektrom,
    • merna i procesna oprema...
  • Predložene se nove aplikacije i poboljšanja postojećih:
    • više-frekvencijska i više-fazna sinteza takta sa DLL kolom
    • konvertor vremena u digitalnu vrednost visoke rezolucije
    • adaptivnu petlja za kontrolu širine impulsa
slide33

Najznačajnija primena DLL je ostvarivanja korektne sprege u prenosu podataka između dva sinhrona digitalna bloka.

Zadatak je sinteza i distribucija taktnih impulsa, eliminacija problema košenja-takta i džitera.

slide35

Umnožavač frekvencije baziran na DLL kolu koristi lanac naponski kontrolisanih elemenata za kašnjenje što predstavlja bitnu prednost u odnosu na standardno rešenje umnožavača frekvencije sa PLL kolom koje koristi naponski kontrolisani ring oscilator.

  • Ilustracija oblika nagomilavanja džitera u PLL i DLL kolu za umnožavanje frekvencije
slide36

Koncept tehnike Vernier (nonius) kašnjenja usvaja da je vremenska rezolucija definisana kao razlika između vrednosti dva kašnjenja.

Start signal se prostire se kroz gornju (sporiju) liniju za kašnjenje (td1). Stop signal se prostire kroz donju (bržu) liniju za kašnjenje (td2).

Rezoluciju merenja (nekoliko desetina piko sekundi) se može ostvariti ako je razlika u kašnjenju između elemenata gornje i donje linije dovoljno mala.

Širina opsega merenja je jednaka trajanju jedne periode referentnog takta (obično do 10ns).

slide37

Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem je pogodan za ovu aplikaciju jer:

    • je ima veoma finu regulaciju kašnjenja (u uskom opsegu vrednosti) i
    • ima linearnu regulacionu karakteristiku,
slide38

Modifikovana tehnika Vernier kašnjenja

DLL u povratnoj petlji Vernier konvertora

slide39

Talasni oblici Si i Ci odgovaraju start i stop impulsima na izlazima odgovarajućih elemenata za kašnjenje, respektivno.

slide40

Princip rada korektora širine impulsa je zasnovan na kolu koje daje različitu vrednost kašnjenja prednjoj i zadnjoj ivici signala.

  • Kolo sa slike (c) ima najširi opseg regulacije.
  • Kola (a), (b) i (d) utiču ili samo na širenje ili samo na sužavanje impulsa.
slide41

(a) Električna šema

  • (b) Ekvivalentna šema
  • Odnos impuls-perioda u zavisnosti od kontrolnog napona
    • Vctrl
slide43

Simetričan odnos impuls/pauza je poremećen kada:

    • signal prođe kroz dugačak niz bafera,
    • bafer je kapacitivno opterećenje,
    • nebalansiranost N i P kanalnih tranzistora,
    • variacije tehnologije pri fabrikaciji kola,
    • temperatura i napon napajanja se promene...

Šema petlje za kontrolu širine impulsa

Talasni oblici napona kod petlje za kontrolu širine impulsa dobijeni Spice simulacijom

slide44

U disertaciju su opisana

    • Tri nova rešenja za linearne analogne elemente (i linije) za kašnjenje:
    • sa kontrolom napona praga,
    • sa simetričnim opterećenjem,
    • sa nelinearnim bias kolom,
    • I predložene nove i modifikovane postojeće aplikacije:
    • više-frekvencijska i više-fazna sinteza takta sa DLL kolom
      • konvertor vremena u digitalnu vrednost
      • adaptivnu petlja za kontrolu širine impulsa

Za sva predložena rešenja je dat opis i odgovarajući analitički model. Konačna verifikacija je urađena u obliku HSpice simulacije uz korišćenje realnih modela, nivo (level) 47, i pravila projektovanja za 1.2 mm CMOS tehnologiju.

Primenjeni modeli, i pravila projektovanja su za tehnologiju firme

South Africa Microelectronics (SAMES).

Inženjeri SAMES-a su imali potpuni uvid u sve što je rađeno u toku izrade ove disertacije i dali su mi veliki broj korisnih saveta na kojima sam veoma zahvalan.

ad