Univerzitet u Nišu
Download
1 / 44

Univerzitet u Ni u Elektronski fakultet Katedra za Elektroniku Goran S. Jovanovic Linearizacija naponski kontrolisane - PowerPoint PPT Presentation


  • 130 Views
  • Uploaded on

Univerzitet u Nišu Elektronski fakultet Katedra za Elektroniku Goran S. Jovanović Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL – Doktorska disertacija – Niš, 2006. standardni elementi i linije za kašnjenje arhitektura i osobine DLL kola, poređenje sa PLL

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about 'Univerzitet u Ni u Elektronski fakultet Katedra za Elektroniku Goran S. Jovanovic Linearizacija naponski kontrolisane ' - chaela


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript

Univerzitet u Nišu

Elektronski fakultet

Katedra za Elektroniku

Goran S. Jovanović

Linearizacija naponski kontrolisane

linije za kašnjenje za primenu u DLL

– Doktorska disertacija –

Niš, 2006.


standardni elementi i linije za kašnjenje

arhitektura i osobine DLL kola, poređenje sa PLL

linearizovani analogni elemenati za kašnjenje, tri rešenja

aplikacije sa elementima za kašnjenje i DLL kolom


širok opseg regulacije

linearna karakteristika regulacije

mala potrošnja

diskretna karakteristika

gruba regulacija

viši nivo džitera

kontinualna i

fina regulacija

jednostavna realizacija

otporni na smetnje

uzak opseg regulacije

nelinearna regulacija

veća potrošnja

širok opseg regulacije,

fina regulacija

složena realizacija

komplikovano upravljanje

veća potrošnja


Digitalno kontrolisane linije su realizovane kao niz od elementa sa fiksnim kašnjenjem.

Broj elemenata kroz koje prolazi signal određuje vrednost kašnjenja


Upravljanje digitalnom linijom: elementa sa fiksnim kašnjenjem.

multiplekserom,

pomeračkim registrom i

CMOS preklopnikom


Jednostavna kola sa strukturom invertora ili bafera. elementa sa fiksnim kašnjenjem.

Kontrolni napon utiče na:

položaj radne tačke,

vrednost impedanse u kritičnoj tački


Sastavljen je od: elementa sa fiksnim kašnjenjem.

dva invertorska stepena

bias kola

Tranzistori M3 i M4 iz prvog invertora ograničavaju struju punjenja i pražnjenja parazitne kapacitivnosti na izlazu.


Sastavljen je od: elementa sa fiksnim kašnjenjem.

invertorskog stepena

promenljivog kapacitivnog opterećenja

Invertor sa kapacitivnom izlaznom impedansom (tranzistori M4 i M8)

Nije potrebno bias kolo.

Kontrolni napon Vctrl se dovodi na gejtove tranzistora M3 i M7 koji rade u linearnom režimu (kao otpornici) i određuju vrednost izlazne impedanse


struktura leča elementa sa fiksnim kašnjenjem.

dobra otpornost na smetnje i usklađenost kašnjenja prednje i zadnje ivice

Oba elementa rade na principu ograničavanja struje, a koriste parazitne kapacitivnosti za dobijanje vremenske konstante

veoma fina regulacija kašnjenja i odlična otpornost na smetnje

složena realizacija, velika potrošnja, mali nivo izlaznog signala


Prednosti su na strani “strujno oslabljenog” elementa: elementa sa fiksnim kašnjenjem.

najširi opseg regulacije,

najjednostavnija realizacija,

najmanja potrošnja


DLL elementa sa fiksnim kašnjenjem.kolo bazira svoj rad na elementima i linijama za kašnjenje.

Obezbeđuje da takt signal na izlazu dobije kontrolisanu vrednost kašnjenje koja omogućava da se sinhronizuje sa referentnim taktom.

Zavisno od principa rada DLL kola se klasifikuju kao

analogna

digitalna

hibridna (sa dvostrukom petljom)

Faze referentnog i izlaznog signala se porede i ako postoji neusklađenost, negativna reakcija u petlji, koriguje vrednost kašnjenja.


VREMENSKI ODZIV elementa sa fiksnim kašnjenjem.


širok opseg regulacije elementa sa fiksnim kašnjenjem.

fina regulacija

složena realizacija

komplikovano upravljanje

veća potrošnja


sistem prvog reda elementa sa fiksnim kašnjenjem.,

apsolutno stabilan


sistem drugog reda, elementa sa fiksnim kašnjenjem.

potencijalno nestabilan


  • Predložena elementa sa fiksnim kašnjenjem.su tri rešenja za analogne naponski kontrolisane linije sa linearnom regulacijom kašnjenja u funkciji od kontrolnog napona:

    • sa kontrolom napona praga

    • strujno oslabljeni element sa simetričnim opterećenjem

    • strujno oslabljeni elementsa nelinearnim bias kolom

  • Predložena rešenja se razlikuju po

    • načinu realizacije i

    • pogodna sa za različite opsegu regulacije kašnjenja


  • Kašnjenje je određeno sa: elementa sa fiksnim kašnjenjem.

    • strujom punjenja/pražnjenja

    • izlaznom impedansom (kapacitivnost)

    • naponom praga (histerezisom)

t=tdLH= tdHL

DV=VH+-V-= V+-VH-

I1=I2=I


  • Kašnjenje je srazmerno: elementa sa fiksnim kašnjenjem.

    • izlaznoj kapacitivnosti i

    • naponu praga (histerezisu)

  • a obrnuto srazmerno

    • struji punjenja/pražnjenja izlazne kapacitivnosti

naponska regulacija izlazne kapacitivnosti ne može da se izvede na pogodan i linearan način


napon praga VH ima različite vrednosti za rastuću i opadajuću ivicu takta, da ne bi došlo do promene širine impulsa.


generator histerezis napona sa regulacionom karakteristikom elementa sa fiksnim kašnjenjem.

kompletna šema linije za kašnjenje sa regulacijom napona


zavisnost kašnjenja od kontrolnog napona elementa sa fiksnim kašnjenjem.

greška linearnosti u karakteristici kašnjenje od kontrolnog napona


Modifikacija je izvršena dodavanjem tranzistora M elementa sa fiksnim kašnjenjem.5 i M6 koji predstavljaju simetrična opterećenja.

Simetričnih opterećenja povećavaju struju punjenja/pražnjenja izlazne kapacitivnost i menjaju oblik regulacione karakteristike.

Struja više nije konstantna i zavisi od trenutne vrednosti izlaznog napona.

Ovo daje efekat negativne reakcije koja utiče na linearizaciju regulacione karakteristike.


greška linearnosti u karakteristici kašnjenje od kontrolnog napona

zavisnost kašnjenja od kontrolnog napona


Bias kolo kontroliše struju kontrolnog naponaIcp punjenja/pražnjenja izlazne Cload kapacitivnosti.

U standardnim rešenjima struja Icp na linearan način zavisi od kontrolnog napona Vctrl.

Povezivanje BIAS kola i strujno oslabljenog elementa za kašnjenje

Kašnjenje je određeno jednačinom:


Nelinearno bias kolo koristi kvadratnu karakteristiku MOS tranzistora u zasićenju.

Projektovano je da obezbedi recipročnu vrednost između struje i kontrolnog napona.



Četvoro-stepena linija za kašnjenje sa nelinearnim bias kolom

Arhitektura DLL kola sa dve strujne pumpe.

Obezbeđuje diferencijalni kontrolni napon.


Simulacija DLL kola sa dve strujne pumpe kolom

i

nelinearnim bias kolom


  • Praktična primena DLL kola obuhvata široku oblast, počevši od svuda prisutnih komercijalnih uređaja do visoko profesionalnih primena:

    • brze RAM memorije,

    • serijski USB2 i IEEE 1394 interfejsi

    • FPGA čipovi,

    • telekomunikacije,

    • kolima za praćenje PN koda

    • sistemimi sa proširenim spektrom,

    • merna i procesna oprema...

  • Predložene se nove aplikacije i poboljšanja postojećih:

    • više-frekvencijska i više-fazna sinteza takta sa DLL kolom

    • konvertor vremena u digitalnu vrednost visoke rezolucije

    • adaptivnu petlja za kontrolu širine impulsa


Najznačajnija primena DLL je ostvarivanja korektne sprege u prenosu podataka između dva sinhrona digitalna bloka.

Zadatak je sinteza i distribucija taktnih impulsa, eliminacija problema košenja-takta i džitera.


Umnožavač frekvencije baziran na DLL kolu koristi lanac naponski kontrolisanih elemenata za kašnjenje što predstavlja bitnu prednost u odnosu na standardno rešenje umnožavača frekvencije sa PLL kolom koje koristi naponski kontrolisani ring oscilator.

  • Ilustracija oblika nagomilavanja džitera u PLL i DLL kolu za umnožavanje frekvencije


Koncept tehnike Vernier (nonius) kašnjenja usvaja da je vremenska rezolucija definisana kao razlika između vrednosti dva kašnjenja.

Start signal se prostire se kroz gornju (sporiju) liniju za kašnjenje (td1). Stop signal se prostire kroz donju (bržu) liniju za kašnjenje (td2).

Rezoluciju merenja (nekoliko desetina piko sekundi) se može ostvariti ako je razlika u kašnjenju između elemenata gornje i donje linije dovoljno mala.

Širina opsega merenja je jednaka trajanju jedne periode referentnog takta (obično do 10ns).



Modifikovana tehnika Vernier kašnjenja opterećenjem je pogodan za ovu aplikaciju jer:

DLL u povratnoj petlji Vernier konvertora


Talasni oblici opterećenjem je pogodan za ovu aplikaciju jer: Si i Ci odgovaraju start i stop impulsima na izlazima odgovarajućih elemenata za kašnjenje, respektivno.


Princip rada korektora širine impulsa je zasnovan na kolu koje daje različitu vrednost kašnjenja prednjoj i zadnjoj ivici signala.

  • Kolo sa slike (c) ima najširi opseg regulacije.

  • Kola (a), (b) i (d) utiču ili samo na širenje ili samo na sužavanje impulsa.


  • (a) Električna šema koje daje različitu vrednost kašnjenja prednjoj i zadnjoj ivici signala.

  • (b) Ekvivalentna šema

  • Odnos impuls-perioda u zavisnosti od kontrolnog napona

    • Vctrl



  • Simetričan odnos impuls/pauza je poremećen kada: koje daje različitu vrednost kašnjenja prednjoj i zadnjoj ivici signala.

    • signal prođe kroz dugačak niz bafera,

    • bafer je kapacitivno opterećenje,

    • nebalansiranost N i P kanalnih tranzistora,

    • variacije tehnologije pri fabrikaciji kola,

    • temperatura i napon napajanja se promene...

Šema petlje za kontrolu širine impulsa

Talasni oblici napona kod petlje za kontrolu širine impulsa dobijeni Spice simulacijom


  • U disertaciju su opisana koje daje različitu vrednost kašnjenja prednjoj i zadnjoj ivici signala.

    • Tri nova rešenja za linearne analogne elemente (i linije) za kašnjenje:

    • sa kontrolom napona praga,

    • sa simetričnim opterećenjem,

    • sa nelinearnim bias kolom,

    • I predložene nove i modifikovane postojeće aplikacije:

    • više-frekvencijska i više-fazna sinteza takta sa DLL kolom

      • konvertor vremena u digitalnu vrednost

      • adaptivnu petlja za kontrolu širine impulsa

Za sva predložena rešenja je dat opis i odgovarajući analitički model. Konačna verifikacija je urađena u obliku HSpice simulacije uz korišćenje realnih modela, nivo (level) 47, i pravila projektovanja za 1.2 mm CMOS tehnologiju.

Primenjeni modeli, i pravila projektovanja su za tehnologiju firme

South Africa Microelectronics (SAMES).

Inženjeri SAMES-a su imali potpuni uvid u sve što je rađeno u toku izrade ove disertacije i dali su mi veliki broj korisnih saveta na kojima sam veoma zahvalan.


ad