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Exploration de l’espace de conception des architectures reconfigurables

Exploration de l’espace de conception des architectures reconfigurables. Lilian Bossuet Soutenance de Thèse de Doctorat, Université de Bretagne Sud Laboratoire d’Électronique des Systèmes Temps Réels. Amphithéâtre de l’IUP de Lorient, Vendredi 10 septembre 2004. Plan.

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  1. Exploration de l’espace de conception des architectures reconfigurables Lilian Bossuet Soutenance de Thèse de Doctorat, Université de Bretagne Sud Laboratoire d’Électronique des Systèmes Temps Réels Amphithéâtre de l’IUP de Lorient, Vendredi 10 septembre 2004

  2. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthode de projection architecturale • Méthode d’exploration architecturale • Applications • Conclusion, perspectives et bilan

  3. Besoin de flexibilité ? • Radio Logicielle • différentes normes • différents opérateurs • interopérabilité • évolution des services • adaptation à l’environnement • Protection des réseaux • évolution des attaques • évolution des protections • mise à jour

  4. Solution matérielle dédiée entrée 1 entrée 2 entrée 1 entrée 2 ASIC 1 ASIC 2 ASIC 3 Solution flexible Solution performante entrée 1 entrée 2 entrée 1 entrée 2 Solution matérielle reconfigurable 01010010101 11111000010 11111101010 01011101010 01011110101 01010111111 01010010101 11111000010 11111101010 01011101010 01011110101 01010111111 11111101010 01011101010 01011110101 01010010101 11111000010 01010111111 01011101010 01011110101 01010010101 11111000010 11111101010 01010111111 Configuration 4 Configuration 2 Configuration 3 Configuration 1 Architecture Reconfigurable Plate-forme et flexibilité Solution logicielle mémoires instructions données REG REG Banc de registres REG REG ALU µP sortie

  5. application 2 application 1 architecture logique 1 architecture logique 2 configuration 1 configuration 2 configuration Solution matérielle reconfigurable architecture physique reconfigurable éléments configurables de calculs et mémoires réseaux configurables de connexions reconfiguration

  6. ? ? ? Système reconfigurable sur puce (R-SOC) RSOC

  7. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthode de projection architecturale • Méthode d’exploration architecturale • Applications • Conclusion, perspectives et bilan

  8. cible architecturale gros grain cible architecturale ALU ALU ALU ALU gros grain ALU ALU ALU ALU ALU ALU ALU ALU FPGA ALU ALU ALU ALU ALU ALU ALU ALU cible architecturale ALU ALU ALU ALU ALU ALU ALU ALU FPGA ALU ALU ALU ALU gros grain gros grain exploration architecturale exploration architecturale FPGA ALU ALU ALU grain fin FPGA ALU ALU ALU ALU ALU ALU exploration algorithmique ALU ALU ALU ALU ALU ALU Espace d’exploration : 3 dimensions

  9. Enzler 2000 Institut Technologique Fédéral de Suisse E.T.H. Enzler 2000 Institut Technologique Fédéral de Suisse E.T.H. Betz 1997 Université de Toronto Canada Betz 1997 Université de Toronto Canada Lagadec 2001 UBO France Choi 2002 Université de Caroline Sud USA MADEO-BET famille famille VPR VPR largeur de l’espace de conception Précision des estimations domaine 1 parallélisme pipeline domaine 2 routage taille LUT taille cluster routage taille élément taille cluster domaine 3 LESTER Bossuet 2004 Bilavarn 2002 LESTER Bossuet 2004 Bilavarn 2002 LESTER Bossuet 2004 Bilavarn 2002 + - + - KressArray Raw LESTER Bilavarn 2002 Le Moullec 2003 Le Moullec 2003 ordonnancement parallélisme déroulage config config famille Moritz 1998 M.I.T. USA taille des éléments fonctions taille des clusters répartition hiérarchique taille des éléments fonctions taille des clusters répartition hiérarchique DESIGN TROTTER Nageldinger 1997 Université de Kaiserlautern Allemagne Positionnement d’outils d’exploration cible architecturale cible architecturale gros grain gros grain exploration architecturale exploration architecturale FPGA FPGA exploration algorithmique exploration algorithmique cible architecturale cible architecturale gros grain gros grain exploration architecturale exploration architecturale FPGA FPGA exploration algorithmique exploration algorithmique

  10. Librairie Architecture modélisée PROJECTION MATERIELLE S. Bilavarn PROJECTION ARCHITECTURALE L. Bossuet FPGA XCV400EPQ240 116 Cellules Logiques 1 RAM 0 lignes 3 états 24 Entrées/Sorties Th = 5 ns Tex = 30 ns estimations précises estimation taux d’occupation estimation distribution des communications Environnement Design Trotter Spécification de l’application langage C Réalisation matérielle parallèle Nombre ressources ESTIMATION SYSTEME Y. Le Moullec mul Parser HCDFG sous Réalisation logicielle séquentielle 5 add 4 ram ( read ) 3 Courbes de compromis ressources vs cycles ram ( write ) 2 rom 1 cycles 5 9 4 6 7 8 10

  11. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthode de projection architecturale • Méthode d’exploration architecturale • Applications • Conclusion, perspectives et bilan 1 Spécifications Applications et Architectures 3 2 Exploration Projection Architecturale Architecturale

  12. Spécification des applications : exemple, DCT-1D • Graphe flot de données • Choix d’un ordonnancement • informations nécessaires ??? Nombre ressources mul sous 5 add 4 ram(read) 3 ram(write) 2 rom 1 cycles 4 5 6 7 8 9 10 4 multiplieurs 4 soustracteurs 3 additionneurs largeur mémoire

  13. Les communications au cœur de la spécification • D’après des études sur la consommation de puissance des ressources d’architectures à grain fin (LESTER, Univ Princeton, ...) • Répartition de la consommation de puissance : • Ce sont les ressources de routage qui consomment le plus de puissance ! E/S LOGIQUE ROUTAGE

  14. Réduire l’impact du routage ?Sources : LESTER, Univ Princeton, ... • Conclusion : • rapprocher physiquement les ressources qui communiquent le plus longue 3% longueur longue triple 23% 20% locale 31% locale 46% longueur triple longueur 21% double longueur 31% double 25% Utilisation moyenne des ressources de routage Part de la consommation des ressources de routage

  15. Nœuds Traitements Nombre d’opérateurs (ordonnancement) Nombre de communications Nœuds Mémoires ACG : mise en évidence des communications 4 multiplieurs 4 soustracteurs 3 additionneurs largeur mémoire TRANSFORMATION ACG (4) - 20 8 14 × + (4) (3) 3 5 3 C[0••7] Y[0••7] 8 8 X[0••7]

  16. nom et ID • nombre d’éléments contenus • liste des éléments contenus • nombre • nom et ID • liste des opérations réalisables • liste des mémorisations réalisables • nombre • Modélisation fonctionnelle des architectures • Modélisation possible d’un large spectre d’architectures • grain fin, gros grain, hétérogène • indépendante de la technologie • Utilisation d’une vue fonctionnelle de l’architecture • les ressources sont décrites par les fonctions qu’elles réalisent • La modélisation hiérarchique à deux types d’éléments • Les éléments hiérarchiquessont utilisés pour modéliser le routage et la hiérarchie de l’architecture • Les éléments fonctionnelssont utilisés pour modéliser les ressources de traitements et de mémorisation de l’architecture Elément Hiérarchique Elément Fonctionnel

  17. Modélisation fonctionnelle : exemple • Cas d'une architecture gros grain hiérarchique (Chameleon) Élément Hiérarchique Élément Fonctionnel H0 H2 Unité de traitement H1 H1 H1 Mémoire Locale Unité de traitement H2 H2 H2 Unité de traitement Mémoire Locale Mul Mul H2 H2 H2 H2 H2 H2 H2 H2 H2 • 3 Éléments hiérarchiques • HO = H1*3 • H1 = H2*3 • H2 = F0*2 + F2*3 + F2*2 + F3 • 3 Éléments fonctionnels • FO => Unité mémoire • F1 => Unité de traitement • F2 => Mul H2 H2 H2

  18. <MODEL> Chameleon <HIERARCHICAL> H0 <ATTRIBUTES> ID:=1 number:=1 h_number:=1 f_number:=0 <ELEMENT> element_1:=2 /* H1 */ <ENDELEMENT> <ENDATTRIBUTES> <ENDHIERARCHICAL> <HIERARCHICAL> H1 <ATTRIBUTES> ID:=2 number:=4 h_number:=1 f_number:=0 <ELEMENT> element_1:= 3 /* H2 */ <ENDELEMENT> <ENDATTRIBUTES> <ENDHIERARCHICAL> <HIERARCHICAL> H2 <ATTRIBUTES> ID:=3 number:=3 h_number:=0 f_number:=3 <ELEMENT> element_1:= 4 /* F0 */ element_2:= 5 /* F1 */ element_3:= 6 /* F2 */ <ENDELEMENT> <ENDATTRIBUTES> <ENDHIERARCHICAL> <FUNCTIONAL> F0 <ATTRIBUTES> ID:=4 number:=2 <MEMORY> m1 RAM 32 128 <ENDMEMORY> <ENDATTRIBUTES> <ENDFUNCTIONAL> <FUNCTIONAL> F1 <ATTRIBUTES> ID:=5 number:=3 <OPERATOR> f1 ALU 32 <ENDOPERATOR> <ENDATTRIBUTES> <ENDFUNCTIONAL> <FUNCTIONAL> F2 <ATTRIBUTES> ID:=6 number:=2 <OPERATOR> f1 MUL_S 16 <ENDOPERATOR> <ENDATTRIBUTES> <ENDFUNCTIONAL> <ENDMODEL> Chameleon Modélisation fonctionnelle : exemple • Cas d'une architecture gros grain hiérarchique (Chameleon) • représentation grammaticale H0 H2 Unité de traitement H1 H1 H1 Mémoire Locale Unité de traitement H2 H2 H2 Unité de traitement Mémoire Locale Mul Mul H2 H2 H2 H2 H2 H2 H2 H2 H2 H2 H2 H2

  19. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthode de projection architecturale • Méthode d’exploration architecturale • Applications • Conclusion, perspectives et bilan 1 Spécifications Applications et Architectures 3 2 Exploration Projection Architecturale Architecturale

  20. (4) - 20 8 14 × + (4) (3) 3 5 3 C[0••7] Y[0••7] 8 8 X[0••7] Projection architecturale • Faire une projection de l’ACG de l’application sur le modèle de l’architecture spécifiée • Stratégie : • émuler les outils de CAO en rapprochant hiérarchiquement les opérateurs et mémoires qui communiquent le plus • Estimations : • répartition des communications dans l’architecture • regroupement hiérarchique des opérateurs et des mémoires • taux d’utilisation des ressources de l’architecture PROJECTION

  21. Compatibilité des nœuds, réalisation hiérarchique Regroupement des nœuds, création du nœud composite Nœuds les plus communicants H2 ? (m-1) (n-1) - + +/- x ? ? a) (m) (n) - + ? - + +/- nœuds traitements H2 +/- ? A + ? y RAM (n-1) + b) (1) (n) A + Taille A nœuds composites nœuds mémoires H2 RAM Taille A A B z z c) (1) (1) A B Taille B Projection architecturalefavoriser la localité hiérarchique

  22. Projection architecturaleproposer un intervalle d’estimations • Niveau d’abstraction élevé • application : HCDFG • architecture : modélisation fonctionnelle • Utilisation de trois algorithmes rapides • algorithme minimum • algorithme intermédiaire • algorithme maximum Résultat de l'estimation architecture C architecture B Résultat de l’outil de synthèse architecture A Coût de communication

  23. (1) + L’algorithme minimum considère que toutes les communications entre x et - se font dans le nœud composite 9.33 5.33 7.33 (1) (1) × – × – 20 MINIMUM (1) (1) + + L’algorithme intermédiaire privilégie les communications entre x et - au niveau du nœud composite 14 8 9.33 5.33 7.33 INTERMEDIAIRE 10 (2) (2) × – (1) (1) × – × – 10 20 MAXIMUM (1) + L’algorithme maximum répartie uniformément les communications sans prendre en compte la spécificité du nœud composite 7 4 11 5 (1) (1) × – × – 5 5 5 Projection architecturale : les trois algorithmes ACG initial

  24. Modifications de l’ACG Modifications de l’architecture (1) + 14 8 +/- +/- +/- +/- étape 1 – × (2) (2) début × × H2 H2 H1 20 (1) + 9.33 5.33 - +/- +/- +/- étape 2 7.33 – × (1) (1) × × H2 H2 H1 × – 20 × + 5.33 9.33 - +/- + +/- étape 3 – 7.33 (1) × × H2 H2 × – H1 20 × + – 14.66 - +/- + - étape 4 fin 7.33 × × H2 H2 × – H1 20 élément fonctionnel non utilisé élément fonctionnel utilisé Nc H2 : 34,66 Nc H1 : 7,33 Algorithme Minimum Exemple • A chaque étape un nouveau nœud composite est créé • Les éléments fonctionnels sont successivement alloués • Le processus se termine lorsqu’il ne reste que des nœuds composites • A la fin du processus il est possible de calculer le nombre de communications dans les éléments hiérarchiques H1 et H2

  25. Algorithme Intermédiaire Algorithme Maximum Modifications de l’ACG Modifications de l’architecture Modifications de l’ACG Modifications de l’architecture (1) (1) + + 14 8 14 8 +/- +/- +/- +/- +/- +/- +/- +/- étape 1 – × étape 1 – × (2) (2) (2) (2) début début × × × × H2 H2 H2 H2 H1 H1 20 20 (1) (1) + + 7 4 9.33 5.33 11 - +/- +/- +/- - +/- +/- +/- étape 2 étape 2 7.33 5 – 10 × – × (1) (1) × × (1) (1) × × H2 H2 H2 H2 H1 H1 × – × – 5 5 5 10 5 × – 14.66 × (1) - + +/- +/- 10 - +/- + +/- étape 3 – étape 3 × (1) (1) 7.33 × × × × H2 H2 H2 H2 ×+ – × – 9 H1 H1 12 16 10 × – × – + 5 24.66 - + - +/- étape 4 - +/- + - étape 4 fin 21 fin 7.33 × × × × H2 H2 H2 H2 ×+ – × – H1 H1 16 10 Nc H2 : 34,66 Nc H1 : 7,33 Nc H2 : 21 Nc H1 : 21

  26. Architecture modélisée niveau 1 24% niveau 3 niveau 3 21% 25% niveau 3 35% niveau 2 10% niveau 1 niveau 1 niveau 2 69% niveau 2 58% 17% 41% minimum intermédiaire maximum Estimation du taux d’occupation Estimations de la distribution hiérarchique des communications De la projection à l’exploration architecturale ACG (4) - 20 8 PROJECTION ARCHITECTURALE 14 × + (4) (3) 3 3 5 C[0 7] Y[0 7] •• •• 8 8 X[0 7] •• EXPLORATION ARCHITECTURALE

  27. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthode de projection architecturale • Méthode d’exploration architecturale • Applications • Conclusion, perspectives et bilan 1 Spécifications Applications et Architectures 3 2 Exploration Projection Architecturale Architecturale

  28. Flot d’exploration architecturale ESTIMATION SYSTEME Spécification HCDFG des fonctions de l’application F6 F5 Choix des fonctions critiques F4 F3 F2 Spécification des architectures F1 Architecture Modélisée n°1 Projection architecturale Exploration architecture Fonctions critiques de l’application Choix d’une architecture commune Estimation pour l’application communications & taux d’utilisation Architecture choisie

  29. Localité des communications Nombre de ressources de traitement • F2 est plus critique que F1 pour la localité des communications si et seulement si : • On peut faire la même chose avec le nombre de ressources mémoires F1 Nress1 Aire critique il y a en moyenne de nombreuses communications pour peu de ressources Nress2 F2 Ncomm1 Ncomm2 Nombre de communications

  30. Étude de l’ACG Taille mémoire Choix des clusters Taille des clusters Taux d’utilisation Sur la ou les fonctions critiques de l’application Choix compromis Sur l’ensemble des fonctions de l’application Méthodologie d’exploration architecturale Nombre d’éléments fonctionnels Point d’arrivée Point de départ Taille des clusters Taille des mémoires

  31. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthodes de projection architecturale • Méthodes d’exploration architecturale • Applications • Conclusion, perspectives et bilan

  32. ICAM : Intelligent CAMera - LIST CEA • Détection de mouvement par différence d’intensité et mise à jour de l’image de fond • Applications • gestion du flux automobile • mouvement de foule (métro)

  33. ICAM : fonctions critiques Plan de criticité selon la Localité spatiale des communications Plan de criticité selon la congestion temporelle des ressources communications envelop testGravité reconstDilat etiquet errorBin gethistogram nombre de ressources nombre de cycles add sub div absolute thresholdAdapt convolveTabHisto nombre de communications histoThershold nombre de communications setvalue

  34. C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 C1 C2 C2 Hniveau2 Hniveau2 Hniveau2 Hniveau3 +/- +/- +/- L L L L <- Niveau 1 -> ×/÷ ×/÷ CP CP 20*16 20*16 20*16 cluster1 cluster2 ICAM : étude de l’ACG Étude de l’ACG Taille mémoire Choix des clusters • Répartition des communications dans la fonction testGravité • 50.3 % mémoires <--> mémoires • 32.9 % comparateurs <--> mémoires • 16.4% comparateurs <--> logiques • 0.2 % add/sous <--> mémoires • 0.1 % add/sous <--> mul/div • 0.1 % mul/div <--> mémoires • Deux types de cluster • comparateurs + logiques + mémoires • add/sous + mul/div + mémoires Taille des clusters Taux d’utilisation Choix compromis

  35. Étude de l’ACG Taille mémoire Choix des clusters Taille des clusters Taux d’utilisation Choix compromis ICAM : exploration taille mémoire Étude de l’ACG Taille mémoire cluster 1 57 56 % des communications au niveau 1 55 54 1 * 20 2 * 20 3 * 20 4 * 20 taille de l'élément mémoire cluster 2 57 56 % des communications au niveau 1 55 54 1 * 20 2 * 20 3 * 20 4 * 20 taille de l'élément mémoire

  36. Étude de l’ACG Taille mémoire Choix des clusters Taille des clusters Taux d’utilisation Choix compromis ICAM : choix des clusters Étude de l’ACG 59 58 % des communications 57 56 55 {1 ADD, 1 MUL} {1 COMP, 1 LOGIC} {1 ADD, 1 MUL} {2 COMP, 1 LOGIC} {2 ADD, 1 MUL} {2 COMP, 1 LOGIC} {1 ADD, 1 MUL} {4 COMP, 1 LOGIC} {2 ADD, 1 MUL} {4 COMP, 1 LOGIC} {1 ADD, 1 MUL} {6 COMP, 1 LOGIC} {2 ADD, 1 MUL} {6 COMP, 1 LOGIC}

  37. Étude de l’ACG Taille mémoire Choix des clusters niveau 2 Taille des clusters niveau 1 Taux d’utilisation Choix compromis ICAM : tailles des clusters Étude de l’ACG 100% 80% 60% % des communications 40% 20% 0% ++ niveau 3 4 cluster 2 6 cluster 2 8 cluster 2 10 cluster 2 Coût des communications + 100% 80% 60% - % des communications 40% 20% 0% 4 cluster 1 6 cluster 1 8 cluster 1 10 cluster 1

  38. niveau 3 Hniveau3={28 Hniveau2 } Hniveau2={5C1, 9C2, C3} Gros grain Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 C1 C2 C2 C1 C1 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 C2 C1 C2 C2 C2 Grain fin C1 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 C2 C1 C2 C2 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 Hn2 Étude de C3 C3 l’ACG cluster3 C2 Hniveau2 Mémoire Hniveau3 Taille mémoire Choix des clusters niveau 2 +/- +/- L L +/- +/- CP CP CP CP CP Taille des clusters 98,50% 96,10% ×/÷ Taux d’utilisation des ressources de l’architecture pour l’application complète 20*16 20*16 35536 20*16 70,10% niveau 1 cluster1 cluster2 Taux d’utilisation 36,70% Choix compromis ADD/SUB MUL/DIV COMP LOGIC ICAM : Choix final Étude de l’ACG

  39. 100% niveau 1 niveau 3 37% 28% 80% 60% % des communications 40% 20% 0% niveau 2 etiquet errorBin envelop dilatBin 35% testGravité gethistogram reconstDilat histoThershold niveau 1 niveau 3 24% niveau 3 13% 25% niveau 3 niveau 1 35% 57% niveau 2 niveau 1 30% niveau 2 niveau 2 58% 17% 41% Distribution avec des clusters de grande taille: cluster 1 : 20 add/sous, 10 mul, 5 mem cluster 2 : 21 comp, 12 log, 6 mem testGravité envelop ICAM : Distribution des communications

  40. ICAM : Conclusion • Définition d’une architecture • un cluster gros grain • un cluster grain fin • un cluster mémoire (image) • cluster de niveau 2 de grande taille • Autres applications de traitement d’images • compression Matching Pursuit (décodage) • compression norme MPEG-2 (codeur) • Définition d’un type d’architecture adapté au domaine du traitement d’images

  41. niveau 3 niveau 2 niveau 1 Hniveau3={4 Hniveau2 } Hniveau2={4C1} Hn2 Hn2 Hn2 C1 C1 C1 Gros grain +/- ×/÷ L L Grain fin C1 C1 CP Hn2 Hn2 Mémoire RAM Hniveau2 cluster1 Hniveau3 AES : Advanced Encryption Standard • Algorithme de chiffrement par blocs à clé secrète • 10 rounds • sans générateur de clefs • Architecture résultat de l’exploration :

  42. 100% 100% 93,80% 68,80% ADD/SUB MUL/DIV COMP LOGIC niveau 3 niveau 1 • Architecture traitement image • diminution de 19% au niveau 1 • augmentation de 15% au niveau 3 36% 50% niveau 2 14% AES : Résultats niveau 3 21% niveau 2 10% niveau 1 69% Taux d’utilisation des ressources de l’architecture Répartition des communications

  43. Applications : conclusion • Possibilité de définir des architectures par domaine d’applications • Proposer des architectures avec des "zones" adaptées à des parties d’une application • Intervalles de résultat 100% % des communications au plus bas niveau de hiérarchie (niveau 1) 80% 60% 40% 20% 0% ICAM MPEG Matching AES 19% 62% 30% 60% MAX 66% 98% 58% 90% MIN 37% 63% 37% 69% INTER

  44. Plan • Besoin de flexibilité ? Solution matérielle reconfigurable ! • Contribution et positionnement des travaux • Spécifications des applications et des architectures • Méthode de projection architecturale • Méthode d’exploration architecturale • Applications • Conclusion, perspectives et bilan

  45. Conclusion • Principales contributions • Mise en évidence de l’impact des communications sur les performances des architectures reconfigurables • Développement d’un outil d’estimation de l’adéquation architecture/application • Définition d’une méthodologie d’exploration architecturale • Réduction significative du fossé entre la description algorithmique des applications et la définition des architectures reconfigurables par une approche originale • intervenant dès les phases de spécification algorithmique • visant un large espace de conception architecturale • convergeant rapidement vers une solution efficace • Identification de motifs architecturaux adaptés à des domaines d’applications

  46. Perspectives • Intégration de l’approche au sein d’un flot de conception complet • renforcement du lien avec l’outil MADEO • spécialisation de la modélisation pour des architectures spécifiques (Systolic Ring, aSoC) • prise en compte de la reconfiguration dynamique • Développement d’un Générateur Automatique d’Architecture Reconfigurable (après GAUT, GAAR ?) • basé sur une approche logique floue • Proposition d’architectures reconfigurables à multi-granularités adaptées à des domaines émergents à spécifications mouvantes • architectures reconfigurables sécurisées • architectures reconfigurables pour la radio logicielle

  47. Bilan des travaux de thèse • Publications • 6 conférences internationales dont 5 IEEE • 3 conférences nationales • 1 article pour la revue IEEE Transaction on Computer Aided Design en révision • 1 article à paraître dans la revue International Journal of Embedded Systems,Inderscience Publishers • Collaborations • Internationale : Université du Massachusetts - VSPG • Nationale : Université de Bretagne Occidentale - A&S • En projet : Université de Montpellier - LIRMM • Enseignements • Cours : Architecture, Conception et Utilisation des FPGA (ENS Cachan et DEA électronique UBS) • TP/ TD initiation aux FPGA Xilinx (licence GEII IUP Lorient)

  48. Merci,Questions ... lilian.bossuet@univ-ubs.fr

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