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ENTRADA E SAIDA

ARQUITETURA DE COMPUTADORES. ENTRADA E SAIDA. PROGRAMA PARA LER O CONTEUDO DAS CHAVES (EXERC. ANTERIOR). MOV AX , 0400H MOV DS , AX MOV BX , 0002H MOV AL , [BX]. PROGRAMA PARA ACENDER TODOS OS LEDS. MOV AX , 0400H MOV DS , AX MOV BX , 0002H MOV AL , 00H MOV [BX] , AL.

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ENTRADA E SAIDA

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Presentation Transcript

  1. ARQUITETURA DE COMPUTADORES ENTRADA E SAIDA PROGRAMA PARA LER O CONTEUDO DAS CHAVES (EXERC. ANTERIOR). MOV AX , 0400H MOV DS , AX MOV BX , 0002H MOV AL , [BX] PROGRAMA PARA ACENDER TODOS OS LEDS. MOV AX , 0400H MOV DS , AX MOV BX , 0002H MOV AL , 00H MOV [BX] , AL

  2. ARQUITETURA DE COMPUTADORES ENTRADA E SAIDA (E/S) (I/O) MODOS DE IMPLEMENTAR E/S 2. E/S MAPEADA COMO E/S PARA EVITAR USO DE ENDEREÇOS DE MEMORIA COMO ENDEREÇOS DE E/S FORAM CRIADAS INSTRUÇÕES ESPECIFICAS PARA E/S QUE COMANDAM SINAIS DE CONTROLE ESPECIFICOS PARA E/S. INSTRUÇÕES DE ENTRADA IN AL , PORTA IN AX , PORTA IN REG , DX COMANDAM O SINAL I/O RD INSTRUÇÕES DE SAIDA OUT PORTA , AL OUT PORTA , AX OUT DX , REG COMANDAM O SINAL I/O WR OBS: PORTA OCUPA 1 BYTE 1 BYTE -> 256 PORTAS DIFERENTES DX REGISTRADOR DE 16 BITS -> 64K PORTAS DIFERENTES

  3. ARQUITETURA DE COMPUTADORES ENTRADA E SAIDA B. 1 X16 + R.END B.END 20 16 CS DS ES SS RASC1 T3 16 B. 2 MEMORIA 8 B.DADOS IP SP SI DI RASC2 UNID. DE INTERF. = , +1, -1 AX BX CX DX T1 T2 IR 8 ALU B. 3 FC 8 B. 4 20 BITS R.DADOS MEMRD 16 BITS UNID. DE CONTROLE MEMWR 8 BITS IORD 1 BIT IOWR

  4. ARQUITETURA DE COMPUTADORES ENTRADA E SAIDA HOLD AND OR SEQUENCIADOR OR D Q CLK HLDA INV #WAIT OR RENDUC C.COM.|C.OPER.|C.S.C.|C.PROX.END. MEMORIA END. B0 O B0 IR MODIFICADOR 1 END B1 2 B2 3 MEMRD MEMWR IORD IOWR +1 CIN 0000000.....1 COMP FC CLK

  5. ARQUITETURA DE COMPUTADORES EXERCICIO 15 USAR O ENDEREÇO DE E/S 0531H PARA SELECIONAR UM CONJUNTO DE 8 LEDS E UM CONJUNTO DE 8 CHAVES QUE DEVEM SER CONECTADOS AO COMPUTADOR.

  6. ARQUITETURA DE COMPUTADORES EXERCICIO 15 – SOLUÇÃO DISPOSITIVOS E/S BARRAMENTO DE DADOS VCC INTERFACE E/S IORD IOWR CPU INTERFACE E/S ....... AND REG LD 3S 0E BARRAMENTO DE ENDEREÇOS ....... 0531H AND VCC COMPARADOR

  7. ARQUITETURA DE COMPUTADORES ENTRADA E SAIDA PROGRAMA PARA LER O CONTEUDO DAS CHAVES E APAGAR TODOS OS LEDS, SABENDO QUE O ENDEREÇO DE E/S É 0531H MOV DX , 0531H IN AL , DX MOV AL , FFH OUT DX , AL

  8. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S TAXAS DIFERENTES. COMO COMPATIBILIZAR? DISPOSITIVOS E/S: IMPRESSORA BARRAMENTO DE DADOS INTERFACE E/S IORD IOWR CPU INTERFACE E/S AND CPU ESCREVE REG LD IMPRESSORA LÊ BARRAMENTO DE ENDEREÇOS XXXXH COMPARADOR

  9. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S COMPATIBILIZAÇÃO USANDO FLAG (FF) COMO SEMAFORO. FFD = O , CPU ESCREVE NO REGISTRADOR E FAZ FFD =1; IMPRESSORA NÃO FAZ NADA. FFD = 1 , CPU NÃO FAZ NADA ; IMPRESSORA LÊ O CONTEUDO DO REGISTRADOR E FAZ FFD = 0 DISPOSITIVOS E/S: IMPRESSORA BARRAMENTO DE DADOS INTERFACE E/S IORD IOWR CPU CPU ESCREVE IMPRESSORA LÊ AND REGISTRADOR LD FFD BARRAMENTO DE ENDEREÇOS XXXXH COMPARADOR

  10. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S SE OS END`s FOREM CONSECUTIVOS, É MAIS VANTAJOSO O USO DE DECODIFICADORES IMPLEMENTAÇÃO USANDO FLAG (FF) COMO SEMAFORO. DISPOSITIVOS E/S: IMPRESSORA BARRAMENTO DE DADOS INTERFACE E/S IORD IOWR CPU D0 AND REGISTRADOR LD BARRAMENTO DE ENDEREÇOS XXXXH YYYYH FFD P Q C COMPARADOR COMPARADOR AND

  11. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – VARREDURA ROTINA PARA ENVIAR UM BYTE DE MEMORIA , CUJO ENDEREÇO ESTÁ EM BX, PARA A IMPRESSORA. TESTANDO, TAMBEM, O FLAG Z O PROGRAMA QUE CHAMOU A ROTINA PODE SABER SE O DADO FOI , OU NÃO, ENVIADO PARA IMPRESSORA MOV DX , YYYYH IN AL , DX TEST AL , 01H JNZ FIM MOV AL , [BX] MOV DX , XXXXH OUT DX , AL FIM: RET ESTE TIPO DE CONTROLE DE E/S É CONHECIDO COMO VARREDURA, E ESTÁ SINCRONIZADO COM O PROGRAMA.

  12. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – VARREDURA DESVANTAGENS DO CONTROLE E/S POR VARREDURA. 1. INSTRUÇÕE DE CHAMADA DE ROTINA ( CALL ....) DEVEM SER INSERIDAS AO LONGO DO PROGRAMA. 2. NEM SEMPRE O DISPOSITIVO DE E/S (PERIFERICO), A IMPRESSORA NO EXEMPLO, DÁ PERMISSÃO PARA O ENVIO DE DADOS POR PARTE DA CPU. NESTE CASO HÁ UM DESPERDICIO DE TEMPO DE PROCESSAMENTO DA CPU, PORQUE A CHAMADA DA ROTINA NÃO PROVOCA UMA TRANSFERENCIA DE DADOS. CONTROLE DE E/S MAIS EFICIENTE: INTERRUPÇÃO OBJETIVO: SEMPRE QUE A IMPRESSORA ESTIVER PRONTA PARA RECEBER UM DADO, ELA INTERROMPE A CPU, OU SEJA, A CPU SUSPENDE O PROGRAMA CHAMA, POR HARDWARE) A ROTINA DE TRATAMENTO DA IMPRESSORA .

  13. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – INTERRUPÇÃO PARA REALIZAR O CONTROLE DE E/S POR INTERRUPÇÃO, SINAIS ADICIONAIS DEVEM SER ACRESCENTADOS A CPU. INT INTA CPU PEDIDO DE INTERRUPÇÃO ACEITAÇÃO DO PEDIDO DE INTERRUPÇÃO ATIVIDADES QUE SÃO DISPARADAS QUANDO O SINAL INT É ATIVADO. 1. A CPU TERMINA A EXECUÇÃO DA INSTRUÇÃO ATUAL E PULSA O SINAL INTA PARA LER , NO BARRAMENTO DE DADOS, UM NUMERO DE IDENTIFICAÇÃO (ID) DE 8 BITS DO DISPOSITIVO QUE PEDIU INTERRUPÇÃO. ID INT INTA CPU BUS DADOS

  14. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – INTERRUPÇÃO 2. A CPU SALVA CS E IP ( ENDEREÇO DE RETORNO DA ROTINA ) NA PILHA, JUNTAMENTE COM OS FLAGS DE STATUS. MEMORIA MEMORIA PILHA INT INTA CPU FLAGL FLAGH CS IPL IP IPH BARRAMENTO DE DADOS FLAGS CSL CS CSH SS SP BARRAMENTO DE ENDEREÇO

  15. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – INTERRUPÇÃO 3. A CPU ATUALIZA CS E IP COM O ENDEREÇO DA ROTINA , LENDO OS SEGUINTES ENDEREÇOS. MEMORIA MEMORIA VETORES DE INTERRUPÇÃO INT INTA CPU CS END. DA ROTINA (PREVIAMENTE GRAVADO) IP BARRAMENTO DE DADOS CS ID X 4 BARRAMENTO DE ENDEREÇO IPL IPH CSL ESPAÇO DE MEMORIA RESERVADO PARA OS VETORES DE INTERRUPÇÃO : 1K CSH

  16. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – INTERRUPÇÃO IMPLEMENTAÇÃO. INTERFACE E/S AAA DISPOSITIVOS E/S: IMPRESSORA BARRAMENTO DE DADOS ID IORD IOWR INTA CPU INT AND REGISTRADOR LD BARRAMENTO DE ENDEREÇOS XXXXH FFD P #Q C COMPARADOR

  17. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – INTERRUPÇÃO • PARA PERMITIR QUE UM DISPOSITIVO USE O SINAL DE INT DEVE-SE: • PROGRAMAR O VETOR DE INTERRUPÇÃO CORRESPONDENTE (VI) • DEFINIR O INICIO DA PILHA. PROGRAMAÇÃO DO VI EX: ID =4 E END. ROTINA : 0060:423F MOV AX , 0000H MOV DS , AX MOV BX , 0010H ; ID (= 4 ) x 4 = 10H MOV AX , 423FH MOV [BX] , AX INC BX INC BX MOV AX , 0060H MOV [BX] , AX PROGRAMAÇÃO DO INICIO DA PILHA EX: END. INIC. DA PILHA : 0A20:0360 MOV AX , 0A20H MOV SS , AX MOV SP , 0360H

  18. ARQUITETURA DE COMPUTADORES CONTROLE DE E/S – INTERRUPÇÃO ROTINA PARA ENVIAR UM BYTE DE MEMORIA , CUJO ENDEREÇO ESTÁ EM BX, PARA A IMPRESSORA. ESTA INSTRUÇÃO É DIFERENTE DA INSTRUÇÃO RET, PORQUE, ALEM DE RETIRAR DA PILHA O “CS” E O “IP”, ELA RETIRA OS FLAGS QUE FORAM ARMAZENDOS QUANDO OCORREU O PEDIDO DE INTERRUPÇÃO MOV DX , XXXXH MOV AL , [BX] OUT DX , AL IRET O CONTROLE DE E/S POR INTERRUPÇÃO É ASSINCRONO COM RELAÇÃO AO PROGRAMA EM EXECUÇÃO.

  19. ARQUITETURA DE COMPUTADORES EXERCICIO 16 • QUAIS AS VANTAGENS/DESVANTAGENS DE E/S MAPEADA COMO MEMORIA E MAPEADA COMO E/S ? • QUAIS AS VANTAGENS/DESVANTAGENS DO CONTROLE DE E/S POR INTERRUPÇÃO E POR VARREDURA ? • PARA ID =2 , QUAL O ENDEREÇO DA ROTINA ASSOCIADO ? • MEMORIA • END (HEX) DADO(HEX) • 0 43 • 1 21 • 2 75 • 3 08 • 4 00 • 5 10 • 6 CD • 7 A2 • 8 2A • 9 04 • A 3F • B 11 • C B2 • D 99 • E 12 • F 21

  20. ARQUITETURA DE COMPUTADORES EXERCICIO 16 – CONTINUAÇÃO • APÓS A EXECUÇÃO DO PROGRAMA ABAIXO, QUAL É O CONTEUDO DO REGISTRADOR A. • MOV BX 4321H • IN AL , 03 • AND AL , BL • OUT 04 , AL IORD 89H AO AI A2 A3 A4 A5 A6 A7 DEC I0 O0 I1 O1 I2 O2 #E O3 O4 05 06 42H OR STBREGISTRADOR A IOWR

  21. ARQUITETURA DE COMPUTADORES EXERCICIO 16 – CONTINUAÇÃO 5. QUAIS SÂO OS CONTEUDOS DE SS SP E FLAGS APÓS A EXCUÇÃO DA INSTRUÇÃO IRET, SABENDO QUE O PROGRAMA CONTINUOU A EXECUÇÃO A PARTIR DO ENDEREÇO 45674 END (HEX) DADO(HEX) 2000 43 2001 21 2002 75 2003 24 2004 00 2005 65 2006 45 2007 A2 2008 2A 2009 04 200A 3F 200B 11 200C B6 200D 19 200E 41 200F 26

  22. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES ALTERAÇÕES NA UNIDADE DE CONTROLE PARA ATENDIMENTO DE INTERRUPÇÃO. O SINAL INT SÓ É AMOSTRADO PELA UNIDADE DE CONTROLE NO FINAL DA ECECUÇÃO DA INSTRUÇÃO CORRENTE. ASSIM.... NO SEQUENCIADOR DA UNIDADE DE CONTROLE VAMOS ACRESCENTAR UM OUTRO MUX (2 x 1), COMANDADO PELO SINAL INT E NO CAMPO DE SINAIS DE CONTROLE , VAMOS ACRESCENTAR UM BIT (INTA) QUE VAI COMANDAR O SINAL INTA, CONFORME PODE SER VISTO NO PROXIMO SLIDE.

  23. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES HOLD INT AND OR SEQUENCIADOR OR D Q CLK HLDA INV #WAIT END. D0 MICROPROGRAMA DE INTERRUPÇÃO OR RENDUC C.COM.|C.OPER.|C.S.C.|C.PROX.END. 1 MEMORIA O END. B0 0 B0 IR MODIFICADOR 1 END B1 2 B2 3 MEMRD MEMWR IORD IOWR INTA +1 CIN 0000000.....1 COMP FC CLK

  24. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES A ULTIMA MICROINSTRUÇÃO DE UM MICROPROGRAMA DE EXECUÇÃO DE UMA INSTRUÇÃO TEM NO CAMPO PROXIMO ENDEREÇO... MEMORIA DA UNID. DE CONTROLE C.COM.|C.OPER.|C.S.C.| C.PROX.END | MUX2|MUX1|#1/2| 0/1 0 0 COM A ALTERAÇÃO DO SEQUENCIADOR, ESTA MICROINSTRUÇÃO VAI SELECIONAR UMA DENTRE 2 POSSIBILIDADES, EM FUNÇÃO DO SINAL INT SE INT =1 , PEDIDO DE INTERRUPÇÃO RENDUC <- END DO MICROPROGRAMA DE ATENDIMENTO DE PEDIDO DE INTERRUPÇÃOINTERRUPÇÃO SE INT = 0, NÃO EXISTE PEDIDO DE INTERRUPÇÃO RENDUC <- END. B0

  25. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES CASO INT =1 , O MICROPROGRAMA DE ATENDIMENTO AO PEDIDO DE INTERRUPÇÃO É DISPARADO E ELE DEVE FAZER O SEGUINTE: 1. SALVAR CS,IP E FLAG´s NA PILHA E ATUALIZAR O SP. 2. ATIVAR O SINAL INTA PARA LER A ID DO DISPOSITIVO QUE PEDIU INTERRUPÇÃO. 3. CARREGAR O NOVO CS E O NOVO IP ARMAZENADOS NOS ENDEREÇOS 0000: ID X 4 -- IPL 0000: ID X 4 +1 – IPH 0000: ID X4 +2 -- CSL 0000 : ID X 4 +3 -- CSH 4. VOLTAR PARA O ENDEREÇO B0 PROBLEMA!! MEMORIA DA UNID. DE CONTROLE C.COM.|C.OPER.|C.S.C.| C.PROX.END | MUX2|MUX1|#1/2| 0/1 0 0

  26. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES CASO 0 SINAL INT AINDA ESTEJA EM NIVEL 1 , O MICROPROGRAMA DE ATENDIMENTO AO PEDIDO DE INTERRUPÇÃO VAI SER RE-EXECUTADO !! PARA CONTORNAR ISTO , UM FLAG DE INTERRUPÇÃO (IF) E UM BIT (SET/#RESET INT) SÃO ACRESCENTADO S, CONFORME PODE SER VISTO NO PROXIMO SLIDE. IF =1 , INTERRUPÇÃOHABILITADA IF =0 , INTERRUPÇÃO DESABILITADA O MICROPROGRAMA DE ATENDIMENTO AO PEDIDO DE INTERRUPÇÃO DEVE RESETAR IF.

  27. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES HOLD INT QIFD AND OR OR D Q CLK HLDA INV #WAIT END. D0 MICROPROGRAMA DE INTERRUPÇÃO OR RENDUC C.COM.|C.OPER.|C.S.C.|C.PROX.END. 1 MEMORIA O END. B0 0 B0 IR MODIFICADOR 1 END B1 2 B2 3 MEMRD MEMWR IORD IOWR S/#RIF INTA +1 CIN 0000000.....1 COMP FC SEQUENCIADOR CLK

  28. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES QUANDO IF DEVE SER SETADO , PARA QUE NOVOS PEDIDOS DE INTERRUPÇÃO SEJAM ACEITOS ? PELA INSTRUÇÃO IRET , DADA NO FINAL DA ROTINA DE INTERRUPÇÃO. ESTA INSTRUÇÃO REGENERA OS FLAGS E O IF É UM DOS FLAGS. POR UMA INSTRUÇÃO STI, QUE FAZ COM QUE IF =1, DURANTE A ROTINA DE INTERRUPÇÃO. ISTO VAI PERMITIR ROTINAS ANINHADAS. OBS: STI SÓ DEVE SER DADA, APÓS A AÇÃO QUE PROVOCA A RETIRADA DO PEDIDO DE INT. SE NÃO HOUVER ESTE CUIDADO, A PROPRIA ROTINA PODE SER RECOMEÇADA ANTES DO SEU TERMINO.

  29. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES INTERRUPÇÃO MASCARAVEL INTERRUPÇÃO NÃO MASCARAVEL CPU INT CPU NMI IF NMIF INSTRUÇÃO STI -> IF =1 INSTRUÇÃO CLI -> IF =0 ID =2 , INTERNO

  30. CONTROLE DE E/S – INTERRUPÇÃO ARQUITETURA DE COMPUTADORES A NIVEL DE MICROPROGRAMAÇÃO TEM-SE: MICROPROGRAMA DE BUSCA DE INSTRUÇÃO MICROPROGRAMA DE EXECUÇÃO DE INSTRUÇÃO MICROPROGRAMA DE EXECUÇÃO DE INSTRUÇÃO MICROPROGRAMA DE EXECUÇÃO DE INSTRUÇÃO NÃO NÃO NÃO INT? INT? INT? SIM SIM SIM MICROPROGRAMA DE ATENDIMENTO DE INTERRUPÇÃO

  31. EXERCICIO 17 ARQUITETURA DE COMPUTADORES DADO O FILTRO DIGITAL... MICROCOMP SINAL ANALOGICO S/H A/D D/A E CPU S MEM T INTERVALO DE AMOSTRAGEM T

  32. EXERCICIO 17- CONTINUAÇÃO ARQUITETURA DE COMPUTADORES 1.FAÇA O SEU PROJETO, USANDO OS COMPONENTES EM ANEXO, SABENDO QUE: - O SINAL LOGICA DO S/H, EM NIVEL 1, FAZ AQUISIÇÃO DO SINAL ANALOGICO DE ENTRADA E, EM NIVEL 0, FAZ A RETENÇÃO. ESTE SINAL DEVE SER CONECTADO AO BIT 0 DA PORTA DE SAIDA 05H. - OS SINAIS CS=0 E WR=0 DO CONVERSOR A/D DISPARAM UMA CONVERSÃO. O CONVERSOR DEVE ESTAR MAPEADO NO END. 06H. - UMA ROTINA DE INTERRUPÇÃO MASCARAVEL DEVE SER DISPARADA PELO SINAL INTR DO CONVERSOR A/D. O SINAL INTR ATIVO, INDICA QUE UM DADO FOI DIGITALIZADO. A ID DA INT É 08H. - OS SINAIS CS=0 E RD=0 DO COVERSOR A/D PROVOCAM A LEITURA DO DADO DIGITALIZADO. - O CONVERSOR D/A ESTÁ MAPEADO NO END. 07H . - UM OSCILADOR GERA UM PEDIDO DE INTERRUPÇÃO NÃO MASCARAVEL A CADA 1MS (T) PARA A CPU A FIM DE QUE O SINAL ANALOGICO DE ENTRADA SEJA AMOSTRADO (DISCRETIZADO) PELO CIRCUITO S/H.

  33. EXERCICIO 17- CONTINUAÇÃO ARQUITETURA DE COMPUTADORES 2.FAÇA A ROTINA DE AMOSTRAGEM (CHAMADA AQUIS) DO SINAL ANALOGICO, SABENDO QUE O TEMPO DE AQUISIÇÃO É DE 40µS E O TEMPO DE UMA INSTRUÇÃO NOP É DE 10nS. USE O PEFIXO REP. 3. FAÇA A ROTINA CONV. QUE DIGITALIZA O SINAL AMOSTRADO. 4. FAÇA A ROTINA DE INTERRUPÇÃO MASCARAVEL , SABENDO QUE O DADO DIGITALIZADO DEVE SER ARMAZENADO NO END. 0300:0000. 5. FAÇA UMA ROTINA CHAMADA FILTRO QUE IMPLEMENTE O FILTRO DIGITAL DA FIF. ABAIXO, SABENDO QUE OS DADOS ARMAZENADOS ESTÃO EM COMPLEMENTO A2 E A SAIDA DA ROTINA DEVE SER ARNAZENADA EM AL. 0,125 0,5 Y X Z-1 Z-1 + Z-1 Z-1 Z-1 +1 0,875

  34. EXERCICIO 17- CONTINUAÇÃO ARQUITETURA DE COMPUTADORES 6. FAÇA A ROTINA DE SAIDA QUE ENTREGUE A SAIDA DA ROTINA FILTRO PARA O CONVERSOR D/A. 7. FAÇA A INICIALIZAÇÃO DO MICROCOMPUTADOR, SABENDO QUE O ENDEREÇO DA ROTINA DE INTERRUPÇÃO NMI É 0500: 0345 , DA ROTINAINT É 0600: 3000 E DA PILHA É 0D00:FFFF. 8. FAÇA A ROTINA DE INTERRUPÇÃO NMI. --------------------------------------------------------------------------------------------------------------------------- COMPONENTES DO PROJETO ; REGISTRADOR COM LD E OE, 3-STATE, DECODIFICADOR, FFD E ... VIN A/D DADOS WR INTR RD CS VIN S/H VOUT LOGICA 8 DADOS D/A VOUT 8

  35. ASSEMBLER / LINKER – PC (DOS) ARQUITETURA DE COMPUTADORES PROGRAMA . ASM COMANDOS P/ O ASSEMBLER + INSTR. EM ASSEMBLY ASSEMBLER PROGRAMA. OBJ PROGRAMA1. OBJ PROGRAMAN. OBJ LINKER PROGRAMA. EXE

  36. ASSEMBLER / LINKER – PC (DOS) ARQUITETURA DE COMPUTADORES PROGRAMA. EXE LOADER MEMORIA

  37. ASSEMBLER / LINKER – PC (DOS) ARQUITETURA DE COMPUTADORES .EXE NO DISCO NA MEMORIA PREFIXO CABEÇALHO SEGMENTO DE PILHA SEGMENTO DE PILHA SEGMENTO DE DADOS SEGMENTO DE DADOS PONTO DE ENTRADA DO PROGRAMA SEGMENTO DE CODIGO RET SEGMENTO DE CODIGO RET PONTO DE SAIDA DO PROGRAMA

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