Понятие архитектуры ЭВМ
Sponsored Links
This presentation is the property of its rightful owner.
1 / 30

Понятие архитектуры ЭВМ PowerPoint PPT Presentation


  • 124 Views
  • Uploaded on
  • Presentation posted in: General

Понятие архитектуры ЭВМ. Архитектура ЭВМ как распределение функций, реализуемых системой, между её уровнями. Вентили: (a) Not (b)NotAND (c)NotOR. Базовые вентили. Реализация суммы по модулю два. Реализация 1-битного сумматора. Схема полного 1-битового сумматора. Определяется:

Download Presentation

Понятие архитектуры ЭВМ

An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -

Presentation Transcript


Понятие архитектуры ЭВМ

Архитектура ЭВМ как распределение функций, реализуемых системой, между её уровнями


Вентили: (a) Not (b)NotAND (c)NotOR


Базовые вентили


Реализация суммы по модулю два


Реализация 1-битного сумматора


Схема полного 1-битового сумматора


  • Определяется:

  • совокупность регистров, формирующих локальную память

  • организация АЛУ

  • тракт данных


CISC – Complete Instruction Set Computer

IBM/360INTEL(Pentium,Pentium Pro)

RISC – ReducedInstruction Set Computer

Hewlett-Packard (Pa-RISC)Sun Microsystems (SPARC)

Digital Equipment (Alpha)Silicon Graphics (MIPS)


  • Управление логическими ресурсами: файлами, виртуальной памятью, внешней и оперативной памятью и т.д.


Уровень программиста

Уровень системного программиста


Семейство процессоров INTEL

80286: Реальный + защищенный режимы, возможности = IBM370

8086: сегментирование памяти, совместимость «назад»


Семейство процессоров INTEL

i386: виртуальный 8086, УВВ параллельно с ЦП , очередь команд

i486: скалярный 5 ступенчатый конвейер, КЭШ 8 Кб

P I: 2 конвейера; P Pro: 3 конвейера (суперскалярные)


Разъем для модуля памяти

Процессор

Модули основной и КЭШ памяти 2 уровня

Разъемы для плат расширения ISA

Разъемы для плат расширения AGP


Дополнительный модуль памяти


Аккумулятор

Модули BIOS и энергонезависимой памяти


Основные узлы и части


Шина

Внутренняя магистраль ЦП

КЭШпамять1 уровня

Предсказание переходов

Flags

УУ

IP

Внутренняя структура процессора


Пять этапов обработки команды процессором

S1: Помещение в очередь. Увеличение IP.

S2: Выделение кода и формирование адреса.

S3: Выбор операндов из памяти.

S4: Выполнение вычислений. Формирование флагов.

S5: Запись результатов.


Схема двухконвейерного процессора Pentium

  • U-конвейер выполняет произвольные команды

  • V-конвейер - только простые команды с целыми числами.

  • Выполнение программ с целыми числами производится почти в 2 раза быстрее чем на 486 с той же тактовой частотой.

  • Четыре конвейера – не эффективно: требуется громоздкое аппаратное обеспечение.


Функциональная схема суперскалярного процессора

Один конвейер с несколькими функциональными блоками


Регистры общего назначения

Для проведения арифметических операций

Для манипуляций с адресами

Для организации выполнения циклов

Для выполнения операций умножения и деления

Регистры данных


Регистры общего назначения

Для манипуляций с адресами и определения местоположения переменных, передаваемых через стек

Для указания смещения вершины стека

Смещение = расстояние переменной, метки или команды от базисной точки сегмента.

Для манипуляций с адресами и адреса исходной строки

Для манипуляций с адресами и адреса строки назначения

Индекс-регистры: содержат смещение данных и команд


Сегментные регистры

Содержат адрес «базисной» точки для каждого из сегментов


Регистры управления

Содержит смещение следующей команды относительно базисной точки сегмента команд

Значения битов характеризуют статус текущего состояния процессора или результата выполненной арифметической операции


Флаги состояния


Системные флаги


xorax,axmoval,64addal,64

xorax,axmoval,128addal,128

xorax,axmoval,192addal,192

010000000100000010000000

cf=0 pf=0 zf=0 sf =1 of=1

1000000010000000

100000000

cf=1 pf=1 zf=1 sf=0 of=1

1100000011000000

110000000

cf=1 pf=0 zf=0 sf=1 of=0

Пример:


Формирование линейного адреса

16-разрядные регистры могут содержать адреса от

000016 до ffff16, т.е. от 0 до 64К

20-разрядная адресная шина позволяет адресовать

fffff16байт, т.е. 1М

Для получения возможности адресовать всю память необходимо использовать адресные пары, например:

CS:IP или DS:имя_переменной

Сегментные регистры содержат номера параграфов (четыре старшие цифры) адреса базисной точки сегмента


Формирование линейного адреса


  • Login