第 11 章信号完整性分析

第11章信号完整性分析 • 11.1 信号完整性分析概述 • 11.2 信号完整性分析规则设置 • 11.3 PCB设计规则检查 • 11.4 内部信号完整性仿真器 • 11.5 元件缓冲器数据编辑 • 11.6 波形分析器

11.1 信号完整性分析概述 • 信号完整性分析是用来测试PCB板的传输延迟、网络阻抗、反射、串扰和电磁兼容等性能参数。随着科技的发展，电路越来越复杂，PCB的设计制作难度越来越大，高频电路及快速时钟意味着PCB设计已不再简单地放置元件和连通布线。传输延迟、网络阻抗、反射、串扰和电磁兼容等成为每个设计者必须考虑的因素。 • 信号完整性分析不仅是PCB设计规则检查的一个重要内容，而且在Protel 99 SE内还含一个高级信号完整性仿真器，能分析PCB设计和检查设计参数，测试过冲、下冲、阻抗和信号斜率。如果PCB上任何一个设计与设计规则的设置有违背，即可对PCB进行反射或串扰分析，以确定问题所在。

11.1.1 Protel Signal Integrity 的特性 • 1）设置简便——就像在PCB编辑器中定义设计规则一样定义设计参数(阻抗、上冲、下冲、斜率等)。 • 2）通过运行DRC，快速定位不符合设计需求的网络。 • 3）无需特殊经验要求，从PCB中直接进行信号完整性分析。 • 4）提供快速的反射和串扰分析。 • 5）利用I／O缓冲器宏模型，无需额外的SPICE或模拟仿真知识。 • 6）完整性分析结果采用示波器形式显示。 • 7）成熟的传输线特性计算和并发仿真算法。 • 8）用电阻和电容的参数值对不同的终止策略进行假设分析，并可对逻辑系列快速替换。

11.1.2 Protel Signal Integrity中的I／O缓冲器模型 • 1）宏模型逼近使仿真更快更精确。 • 2）提供IC模型库，包括校验模型。 • 3）模型同INCASESEMC—WORKBENCH兼容。 • 4）自动模型连接。 • 5）支持I／O缓冲器模型的IBIS 2工业标准子集。 • 6）利用完整性宏模型编辑器可容易、快速地自定义模型。 • 7）引用数据手册或测量值。

11.2 信号完整性分析规则设置 • 打开图7-1所示为Protel 99 SE软件所带的例子Z80 Processor Board.PCB，说明信号完整性分析规则设置如下：

执行菜单命令“Design\Rules”，如左图所示。也可在PCB设计窗口单击右键弹出的快捷菜单中选择执行“Rules…”命令。即可弹出信号完整性分析规则对话框，如右图所示。执行菜单命令“Design\Rules”，如左图所示。也可在PCB设计窗口单击右键弹出的快捷菜单中选择执行“Rules…”命令。即可弹出信号完整性分析规则对话框，如右图所示。

(10) 蒙特卡罗分析。集成的蒙特卡罗分析仿真了数百个电路，每个电路包含可选分布的几类参量，可以让用户评估电路的可靠性，提高电路设计的效果。 • (11) 可由数据表建立优化模型。如果用户在元件库中无法到所需要的元件，可以使用“模板”工具——优化器件的建立工具“模板”可由数据表或特性曲线产生优化的元件模板。 • (12) 传输线。MC5的元件模板中加入了传输线，这一模板结合了SPICE 3中的传输线，它支持R，L，C，G及其他电气参数。

一、飞行时间的下降边沿（Flight Time-Falling Edge） • 飞行时间是相互连接的结构的输入信号延迟时间，如图7-4所示。它是实际的输入电压到门限电压之间的时间，小于这个时间将驱动一个与电路输出直接相连的基准负载。

单击图中的“Add”按钮，弹出“Flight Time-Falling（飞行时间的下降边沿）”对话框。 • 在该对话框的左边是Rule scope栏，定义此规则的适用范围。单击Filter kind选项框右边的下拉箭头，出现如图7-6所示的3个可选项：Whole Board 整个PCB板；Net Class 网络类；Net 单一网络。 • 在对话框的右边是Rule Attributes栏，用于设置下降边沿的最大允许飞行时间，单位为s。注意同一对象不同设计规则设置时，以最短飞行时间为准。

二、飞行时间的上升边沿（Flight Time-Rising Edge） • 上升边沿的最大允许飞行时间，示意图如左图所示。 • 选择“Flight Time-Rising Edge”项，单击“Add”按钮，弹出“Flight Time- Rising（飞行时间的上升边沿）”对话框，如右图所示。该对话框的设置方法以最短飞行时间为准。

三、阻抗限制（Impedance Constraint） • 该条规则定义了所允许的电阻的最大和最小值。在图7-3中选择第3 项，即Impedance Constraint项，单击“Add”按钮，弹出“Impedance Constraint（阻抗限制）”对话框，如图所示。

四、信号下降边沿过冲值(0vershoot-Falling Edge) • 该规则定义信号下降沿允许的最大过冲值。信号下降沿的过冲值示意图如左图所示。 • 选择0vershoot-Falling Edge项，单击“Add”按钮，弹出“0vershoot-Falling Edge（信号下降沿的过冲值）”对话框，如右图所示。

五、信号上升边沿过冲值 (0vershoot-Rising Edge) • 该规则定义信号上升沿允许的最大过冲值。信号上升边沿过冲值示意图如左图所示。 • 选择0vershoot-Rising Edge项，单击“Add”按钮，弹出“0vershoot-Rising Edge（信号过冲的上升边沿）”对话框，如右图所示。

六、信号基值(Base Value) • 基值是信号在低状态时的稳定电压值，示意图见左图。该规则定义了允许的最大的基值电压。选择Base Value项，单击“Add”按钮，弹出“Base Value”对话框，如右图所示。

七、激励信号（Signal Stimulus） • 该规则定义在信号完整性分析中使用的激励信号的特性，示意图见左图。 • 选择Signal Stimulus项，单击“Add”按钮，弹出“Signal Stimulus”对话框，如右图所示。

八、信号上位值（Signal Top Value） • “Signal Top Value”（信号上位值）是指信号在高状态时的稳定电压值，示意图见左图。 • 选择Signal Top Value项，单击“Add”按钮，弹出“Signal Top Value”对话框，如右图所示。

九、下降边沿斜率（Slope-Falling Edge） • 下降边沿斜率是信号从门限电压VT下降到一个有效低电平（VIL）所经历的时间，如左图所示。 • 选择Slope-Falling Edge项，单击“Add”按钮，弹出“Slope-Falling Edge”对话框，如右图所示。

十、上升边沿斜率（Slope-Rising Edge） • 上升边沿斜率是信号从门限电压VT上升到一个有效高电平（VIH）所经历的时间，如左图所示。 • 选择Slope-Rising Edge项，单击“Add”按钮，弹出“Slope- Rising Edge”对话框，如右图所示。

十一、供电网络（Supply Nets） • 信号完整性分析时需要电路提供供电网络的标号名称和电压，该规则用来设置PCB的供电网络的电压值。 • 选择Supply Nets项，单击“Add”按钮，弹出“Supply Nets”对话框，如图所示。

十二、信号下降边沿下冲(Undershoot-Falling Edge) • “Undershoot-Falling Edge” 是指在信号的下降沿上高于信号基值的阻尼振荡，信号下降边沿最大下冲的定义如左图所示。 • 选择Undershoot-Falling Edge项，单击“Add”按钮，弹出“Undershoot-Falling Edge”对话框如右图所示。

十三、信号上升沿下冲（Undershoot-Rising Edge） • “Undershoot-Rising Edge” 是指在信号的上升沿下冲低于信号上位值的阻尼振荡，定义示意图如左图所示。 • 选择Undershoot-Rising Edge项，单击“Add”按钮，弹出“Undershoot-Rising Edge”对话框，如右图所示。

11.3 PCB设计规则检查 • 设置好了设计规则，就可以利用它们对电路板图进行检查。利用设计规则进行检查有两种方式，实时检查（On-Line DRC）和分批检查（Batch DRC）。实时检查是在放置或移动图件的同时进行检查，即自动或手动布置元件和自动或手动布线时，设计规则都在起作用。分批检查（Batch DRC）是设计者执行“Tools\Design Rule Check…”命令进行检查。

一、实时检查（On-Line Design Rule Check） • 在放置和移动图件时，系统自动利用规则进行检查，一旦发现违规（violation），就会被标记出来（显示为高亮度），提醒注意，同时如果PCB浏览管理器设为违规浏览模式，其中会显示违规的名称和具体内容。 • 实时检查并不是有多少规则，就检查多少项，而是只检查设定项目，检查的项目可以调整，这种调整是通过执行“Tools\Design Rule Check…”命令进行的，在“Design Rule Check…”对话框的“On-Line”标签页中完成。

Protel 99 SE提供了多种设计规则，用户可对这些设计规则进行重新定义。如图所示。

实时检查可分为： • 1．放置图件时的设计规则检查 • 此类设计规则是在装入网络表或移动元件时，进行违规检查。间距限制规则就属这类设计规则，它在装入网络表的过程，实施检查。 • 2．元件自动布局时的设计规则检查 • 此类设计规则是在元件自动布局时，进行检查。常用的此类设计规则有：元件间最小距离规则、元件放置方向规则、网络忽略规则及允许放置的板层规则。 • 3．自动布线时的设计规则检查 • 此类设计规则是在自动布线时，进行检查。常用的此类设计规则有：转角方式规则、布线板层规则、布线优先级规则、自动布线拓扑规则、自动布线过孔类型规则及铜膜线宽度限制规则。

二、分批检查（Batch Design Rule Check） • 分批检查的运行是用户控制的，其结果是产生一个报告文件。在定义设计规则的对话框中有一个“Run DRC”按钮，单击它后会弹出如图所示的对话框，这个对话框与执行“Tools\Design Rule Check…”命令弹出的对话框相同。

“Report”标签中各栏的内容与设置： • ●“Report”标签页和“On-Line”标签页的上方三栏都是相同的，列出了与布线有关的规则(Routing Rules)、与制作有关的规则(Manufacturing Rules)、与高频有关的规则(High Speed Rules)，每一栏的下方都有“All On”和“All Off”两个按钮，用于全选和全不选栏内的所有项目。 • ●“Options”栏用于设定设计规则检查的选项。其中，“Create Report File”选项用于设置是否要生成检查报告文件；“Create Violations”选项用于设置是否高亮度显示违规的图件；“Sub-Net Details”选项用于检查到某个网络没有完全布通时，设置是否给出子网络的详细信息，所谓子网络指没有布通网络部分；“Stop when…violation found”栏用于设置当发现多少违规时，将停止检查。

●“Signal Integrity...”按钮用于设置电路板信号分析相关的设计规则选项，按本按钮后，将弹出如图所示的对话框。 • 当我们要进行分批检查时，只要按“Run DRC”按钮，程序即进行分批设计规则检查。

下面以电路板制作设计规则中的最小圆环限制规则为例，说明分批设计规则检查。下面以电路板制作设计规则中的最小圆环限制规则为例，说明分批设计规则检查。 • 首先，执行菜单命令“Design\Rules...”，打开设计规则对话框。在对话框中，选择“Manufacturing”标签中的“Minimum Annular Ring”选项，如图所示。

单击“Add...”按钮，出现如图所示的对话框，在这一对话框中，定义一个最小圆环限制规则：设定焊盘和过孔的环形铜膜的最小宽度为20 mil。

设置好后单击“OK”按钮，回到图7-32所示的对话框。再单击“Run DRC”按钮，这时，系统就进行设计规则检查。 • 检查结果可在生成的设计规则检查报告中看到，如图所示。也可以在PCB浏览管理器的“Violations”中，看到违规的名称，并且违规错误以高亮显示（绿色）。

三、处理违规 • 1．利用PCB浏览管理器处理违规 • 首先在PCB浏览管理器的最上方一栏中，选择“Violations”选项，将PCB浏览管理器设置为浏览违规模式，如图所示。

PCB违规浏览器有三栏，中间一栏列出了当前电路板图中违规的种类，最下方一栏列出了具体的违规错误，它们属于中间栏所选取的违规类型。如果要看某个违规错误的详细说明，单击浏览器最下方的“Details…”按钮，则屏幕上会弹出对话框。这个对话框详细说明了这个违规是违反了什么规则，并说明违规的图件。对话框下方有“Highlight”和“Jump”两个按钮，这两个按钮与PCB浏览管理器中的最下一栏的两个按钮作用相同。

处理违规错误的方法是： • (1)首先应找到错误的图件。选择一个违规错误，按PCB浏览管理器下方的“Highlight”按钮，则违规的图件会闪动一下，提示设计者寻找错误位置。如果错误位置不在窗口以内，或者太小而看不见，则可按“Jump”按钮，则发生错误的图件会立即被放大显示在窗口的中心位置。 • (2)找到了错误位置，就可以更正它。 PCB浏览管理器中的相应错误项就会消失，同时更正的图件不再是高亮显示，表示该项违规已被排除。若还有其他的错误，还可按以上步骤依次排除。

（3）违规量大时的处理 • 当用户执行一次分批检查后，如果发现设计规则检查报告中有大量的错误，这时，就需要用户设法减少一次分批检查中出现的违规个数，这有两种方法。 • 一种方法是在“Design Rule Checking”对话框的“Report”标签中，减少“Stop when …violation found”栏的值，例如20个，这样报告文件中将最多出现20个违规说明。这就可以先解决这20个违规，然后再检查再修改，直到所有的违规被排除。 • 另一种方法是在“Design Rule Checking”对话框中，一次只选取一项进行检查，这样检查报告中只出现一种类型违规的说明，而每一类违规的排除方法是相同的，于是就可以很迅速的排除所有的违规错误。

四、信号完整性检查 • 1. 设置元件的类型 • 执行“Tools\Preferences”菜单命令。弹出如图所示的对话框。

单击对话框中的“Signal Integrity”标签，就可以在该页面上： • 1）添加对应关系 • 单击“add”按钮，将弹出如左图所示的“元件类型设置”对话框。在“Designator Prefix”栏中，输入所用的元件标号的前缀，如C、R、U等；在“Component Type”下拉栏中选择所对应的元件类型，可供选择的元件类型如右图所示。

可供选择的元件类型有：BJT（双极型晶体管）、Capacitor（电容）、Connector（插接件）、Diode（二极管）、IC（集成电路）、Inductor（电感）和Resistor（电阻）等7种。可供选择的元件类型有：BJT（双极型晶体管）、Capacitor（电容）、Connector（插接件）、Diode（二极管）、IC（集成电路）、Inductor（电感）和Resistor（电阻）等7种。 • 如果某类元件没有指定具体的元件类型，系统将指定该类元件是集成电路。

2）删除对应关系 • 在对话框的Designator Mapping列表栏中，选择要删除的某个对应关系，然后单击”Remove”按钮即可删除。 • 3）编辑对应关系 • 在对话框的Designator Mapping列表栏中，选择要编辑的某个对应关系，然后单击”Edit…”按钮即可编辑。

2. 进行信号完整性规则检查 • 1）执行菜单命令Tools\Design Rule Check…，弹出设计规则检查对话框，如图所示。

单击对话框中的Signal Integrity按钮 ，进入如图所示的对话框。

2）执行菜单命令“Design\Rules…”，弹出设计规则设置对话框，在该对话框中，分别对Routing Rules栏、Manufacturing Rules栏和High Speed Rules栏的各项进行选择设置。 • 注意，如果在设计规则设置对话框中，没有对某约束项进行设置，那么在设计规则检查对话框中将不能选择。 • 3）完成设置后，单击对话框中的“OK”按钮，进行DRC检查。如果某项约束规则存在违例的情况，那么在DRC检查报告文件中将列出有关违例的详细内容。 • 对于电路板上存在的信号完整性分析约束规则的违例情况，可以进行信号的反射或串扰仿真分析，观察信号的仿真工作波形，并进行分析，从而解决违例或规则设置不合理的情况。

11.4 内部信号完整性仿真器 • Protel 99 SE内部有一个信号完整性仿真器，它能精确地分析已布好线的PCB板的网络阻抗、下冲、上冲、过冲、信号斜率和信号水平等性能参数。 • 信号完整性仿真器的输入使用典型的线阻抗、传输线的计算和I／O缓冲器模型信息。它是一个基于快速反射和串扰的仿真器。

一、信号完整性仿真器的窗口界面 • 在打开PCB文档状态下，执行菜单命令“Tools\Signal Integrity…”，即可启动信号完整性仿真器。启动后的信号完整性仿真器如图所示。

信号完整性仿真器的窗口界面上面是标题栏、菜单命令栏和工具栏。下面是两个工作栏：All Nets（全部网络）和Simulation（仿真）栏。

二、信号完整性仿真器的菜单命令 • 信号完整性仿真器的主菜单命令有6个，每个主菜单命令都有下拉菜单，介绍如下： • 1. File菜单 • 单击File主菜单命令，会弹出3个下拉菜单，如图7所示。

各子菜单中的功能如下。 • (1) Open命令该命令使用标准的Windows对话框打开一个已存在的SULTAN文件，默认的文件后缀名为“.slt”。 • (2) Reports命令该命令用于导出所选择网络的信号完整性分析的信息。执行该命令前，必须先在仿真器主窗口的All Nets栏中选择一个或多个网络名称，然后执行菜单命令Edit\Take Over，进行选择网络的关联，这样才能将关联的信息导出。 • 执行该命令后，系统将弹出如图所示的对话框。

对话框中各设置项说明如下： • 1）Filename按钮按下该按钮后，在弹出的对话框中指出输出的路径及文件名，而文件名的后缀将依据所选择的报告类型，由程序自动添加。 • 2）Header栏本项用于输入报告文件中页眉上的文字。 • 3）Footer栏本项用于输入报告文件中页脚上的文字。

4）Report Options框 本框用于选择报告文件的类型。 • ●Layer Stack项选择该项，将产生一个后缀名为“.1ay'’的文件，是层体报告文件，用于列出每一板层体的几何和电气特性。 • ●Net Data项选择该项，将产生一个后缀名为后缀名为“.net'’的文件，是网络数据报告文件，用于列出网络标号的阻抗等等的信息。 • ●Crosstalk项选择该项，将产生一个后缀名为后缀名为“.xtk”的文件，是串扰报告文件，用于列出板上的相互干扰的网络标号。

第 11 章 信号完整性分析